[VHDL编程] SN7448

说明：这是非常好的vhdl例子，大家看看吧，希望与大家分享更多的好东西-It is a very good vhdl example, we look at it, and we hope to share more good things
<fanbo> 在 2025-04-17 上传 | 大小：157kb | 下载：0

[VHDL编程] FLOOR1

说明：电梯的硬件描述语言设计，可以下载测试与仿真，通过EDA开发系统进行调试-lift the hardware descr iption language design, testing can be downloaded and simulation, through the development of EDA system debugging
<sunjiacun> 在 2025-04-17 上传 | 大小：157kb | 下载：0

[VHDL编程] shejiVerilogExample

说明：Verilog 程序例子 王金明：《Verilog HDL程序设计教程》程序例子，带说明。 -Verilog procedures guo examples : "Verilog HDL Design Guide" procedures example, take note.
<mingming> 在 2025-04-17 上传 | 大小：157kb | 下载：0

[VHDL编程] CHIKI

说明：VHDL IMPLEMENTATION CHIKI REP
<ttmos> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] ledverilog

说明：FPGA简单应用，VHDL程序，LED驱动程序，供学习参考。-FPGA and simple application, VHDL program, LED driver, provide the reference for the study.
<浮云之上> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] DATA_Pilot_Insert

说明：无线通信系统导频插入模块。ISE完整工程。 -Pilot insert module for wireless telecom system.ISE full project.
<田田> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] puerto-Uart-rs232

说明：UART PORT VHDL USING DE2-115
<crisalex> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] Judgment-leap-year-by-Verilog

说明：Verilog的闰年实现，已经在数码管显示中正确实现-Verilog realize the leap year, has been correctly implemented in the digital display
<xiao heshang> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] Lab4

说明：RAM design    Objectives 1. Working with generic units. 2. Working with Arrays 3. Working with integers
<Amr> 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] full_adder

说明：全加器，可以实现数据的加法运算，有来自低位的进位和向高位的进位。(Full adder, data can be added to the operation, there are low from the carry and to the high carry.)
<随风追月 > 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] design

说明：使用有限状态机完成序列检测，是FPGA开发中的基础程序(sequence detection with state mation)
<tc280 > 在 2025-04-17 上传 | 大小：158kb | 下载：0

[VHDL编程] Adept SDKv1-3

说明：开发板资料，适用于赛灵思的板子，欢迎大家下载(Examine your code to determine if this port should be declared as an INOUT, or if the assignment to this port should not have been made. If this signal connects to submodules, consider the type and
<超93> 在 2025-04-17 上传 | 大小：158kb | 下载：0