资源列表
[VHDL编程] 数字钟
说明:veriloge hdl 编写的一个数字钟 实现调时,调分,调秒,数码管显示时钟的功能<sueyue2011> 在 2011-07-26 上传 | 大小:792.69kb | 下载:0
[VHDL编程] AlteraSDR-SDRAM
说明:Altera 官方提供的SDRAM控制器,verilog的-SDRAM controller provided by Altera in Verilog HDL<machenghai> 在 2025-02-12 上传 | 大小:792kb | 下载:0
[VHDL编程] hdlexample
说明:基于HDL语言的一些基本程序,包括锁存器,编码器等等。-HDL language based on some basic procedures, including latches, encoder and more.<Air> 在 2025-02-12 上传 | 大小:793kb | 下载:0
[VHDL编程] digital_clock
说明:可以调节时钟,分钟,秒钟信号的一个数字钟。比带有复位信号-You can adjust the clock, minutes, seconds, a digital clock signal. Compared with the reset signal<岁月> 在 2025-02-12 上传 | 大小:793kb | 下载:0