[VHDL编程] arithmeticdesigntoverilog

说明：VHDL语言经典的22个编程实例，对初学者很有帮助。-VHDL language classic 22 programming examples helpful for beginners.
<杰夫> 在 2025-02-12 上传 | 大小：810kb | 下载：0

[VHDL编程] gateclockexcursionanalysis

说明：门控时钟与时钟偏移分析，详解门控时钟偏移的产生和解决办法。-Gated clock and clock skew analysis Xiangjie gated clock skew of the generation and solution.
<杰夫> 在 2025-02-12 上传 | 大小：83kb | 下载：0

[VHDL编程] CPLDFPGA

说明：EDA工具应用丛书_CPLDFPGA的开发与应用
<ck8254> 在 2025-02-12 上传 | 大小：7.69mb | 下载：0

[VHDL编程] VerilogHDL

说明：适合于硬件描述语言的入门学习资料 强烈推荐适合于已经有一定的语言基础-Hardware descr iption language suitable for entry-learning materials has been strongly recommended for a certain language-based
<yate> 在 2025-02-12 上传 | 大小：208kb | 下载：0

[VHDL编程] cic_dec_8_five

说明：CIC抽取滤波器，抽取系数8,verilog版本，用于数字下变频-CIC decimation filter, extraction coefficient of 8, verilog version, for digital down-conversion
<王刚> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] cic_intp_64_four

说明：4阶CIC内插滤波器，内插系数64，Verilog版本，数字下变频-4-order interpolating CIC filter interpolation factor of 64, Verilog version of the digital down-conversion
<王刚> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_dec3

说明：FIR抽取滤波器，抽取系数3，Verilog版本，数字下变频-FIR decimation filter, extraction coefficient of 3, Verilog version of the digital down-conversion
<王刚> 在 2025-02-12 上传 | 大小：2kb | 下载：0

[VHDL编程] 11orderFIR

说明：11阶FIR数字滤波器，Verilog版本，数字下变频，适合初学-11-order FIR digital filter, Verilog version of the digital down conversion, suitable for beginners
<王刚> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] pinlvji

说明：数字频率计的Verilog HDL语言实现，已经通过仿真-Digital frequency meter Verilog HDL language implementation has been through simulation
<吴吗> 在 2025-02-12 上传 | 大小：53kb | 下载：0

[VHDL编程] frequency_counter

说明：数字频率计的FPGA设计与仿真，VHDL版本，适合初学-Digital frequency meter for FPGA Design and Simulation, VHDL version, suitable for beginners
<王刚> 在 2025-02-12 上传 | 大小：96kb | 下载：0

[VHDL编程] v16forlcdfpgaconnection.tar

说明：its a source code and the entire project package for connecting to fpga
<saikiranoruganti> 在 2025-02-12 上传 | 大小：6.94mb | 下载：0

[VHDL编程] VHDLonfir

说明：FIR滤波器在VHDL中使用(顺序)PROCESS声明或者是加法器和乘法器的“组件 实例”来实现-FIR filter in VHDL use (in order) PROCESS statement or the adder and the multiplier " component instance" to achieve the
<wangYC> 在 2025-02-12 上传 | 大小：1kb | 下载：0