[VHDL编程] shift-register-VHDL

说明：移位寄存器的VHDL实现，可以用quaturs实现。-shift register based on VHDL
<刘睿> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] ad7665pll

说明：AD7665的控制程序，8路AD穿行，到FPGA中进行了并行转换，16位模式，从模式-AD7665 control program, AD through 8 road, into the FPGA parallel conversion, 16 bit pattern from the pattern
<shujian> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] Chapter16-Multiplier

说明：书籍《精通Verilog HDL语言编程》中第16章的程序实例代码，是关于常用乘法器的设计的，对于初学者有一定的帮助-Book "Proficient in Verilog HDL language programming" in Chapter 16 of the procedure code, the common multiplier designed for beginners will certainly help
<vb> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] communication_232

说明：FPGA 串口程序 VERILOG-FPGA serial procedures
<刘贺祥> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] pci

说明：PCI9054接口程序，是自己写的，PCI9054的J MODE，在3e的FPGA上测试通过。-The PCI9054 interface program, write your own PCI9054 the J MODE 3e FPGA test passed.
<zanguofeng> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] FPGA-FIFO

说明：FPGA-跨时钟域总线信号可靠传输异步FIFO技术安全可靠，格雷码计数，减少亚稳态-FPGA-clock domain crossing bus signals reliable transmission of asynchronous FIFO safe and reliable, Gray code count, reducing the metastable
<云平> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] Control_Display

说明：Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This
<megasdra> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] 4wei-ji-shu-qi

说明：4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk,
<刘红喜> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] chenxu

说明： 利用状态机设计正弦波信号发生器： //输出4位接4位的DA转换，即4位数字信号输出可直接通过DA转换为模拟信号。 -The use of state machine design is the sine wave signal generator:// output 4 connects a 4-bit DA converter, i.e. the 4-bit digital signal output can be di
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：设计状态机从SRAM中读取数据，并相加，即求SRAM【7：0】【2：0】中8个字节数的和并输出，SRAM为内置RAM-Design state machine to read data from the SRAM, and added, that is seeking SRAM [7:0] [2:0] 8 bytes and output, SRAM built-in RAM
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] chengxu

说明：读取外部RAM的状态机 RAM接口OE，输出使能 WR，低电平写RAM AB【7：0】地址总线 DB【7：0】地址总线 //将RAM 0至127的数据读出并相加最后的结果存入地址254（低8位）255（高8位） -State machine reads the external RAM RAM interface OE Output Enable WR, low-level to write RA
<hehe> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] one

说明：做数字频率计所需要的系数为6.5的分频器相关编程作为参考-Need to do the digital frequency meter factor of 6.5 as a reference divider programming
<汪璇> 在 2025-02-05 上传 | 大小：3kb | 下载：0