[VHDL编程] c18_divider

说明：精通verilog HDL语言编程源码之4--常用除法器设计-Proficient in language programming verilog HDL source of 4- Common divider design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] c19_CICfilter

说明：精通verilog HDL语言编程源码之5--CIC积分梳状滤波器设计-Proficient in verilog HDL source language programming of 5- CIC Integrator Comb Filter Design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] c20_cordic_computer

说明：精通verilog HDL语言编程源码之6--CORDIC数字计算机的设计-Proficient in language programming verilog HDL source of 6- CORDIC digital computer design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] c21_pn_code_generator

说明：精通verilog HDL语言编程源码之7——伪随机序列应用设计-Proficient in programming language source verilog HDL of 7- the application of pseudo-random sequence design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA_PWM

说明：用Verilog语言编写的FPGA控制PWM的程序.利用码盘脉冲进行调速,进行过简单试验,可用.没有经过长期验证.做简单修改即可应用!-Using Verilog languages FPGA control PWM procedures. Using pulse code disk for governor, conducted a simple test that can be used. Not after a long-term
<温海龙> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] CuFIFO

说明：fifo的vhdl代码,比较简单，适合初学。-fifo the VHDL code, is relatively simple, suitable for beginners.
<billfan> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] formatter

说明：Actel 基本VHDl模块源代码，包括BCD、LCD、PLL等-Actel basic VHDL source code modules, including BCD, LCD, PLL, etc.
<曾捷> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_32

说明：超前进位加法器是通常数字设计所必备的，本程序为32位超前进位加法器-CLA is usually necessary for digital design, the procedure for 32-bit CLA
<zhaohongliang> 在 2024-12-24 上传 | 大小：1kb | 下载：1

[VHDL编程] sequence_inspector

说明：序列检测器可用于检测一组或多组二进制码组成的脉冲序列信号，这在数字通信领域中有广泛的应用。当序列检测器连续收到一组二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到连续的检测中收到每一位都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。并附有测试程序-Sequence detector
<zhaohongliang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] BCD_digit

说明：基于Actel的VHDL编程，实现BCD功能源代码-Based on Actel
<曾捷> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] mealy_state_machine

说明：本程序为米勒状态机经典设计模块，对用状态机设计程序控制部分具有指导意义-This procedure for Miller classic state machine design modules, using state machine control part of the design of guiding significance for
<zhaohongliang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] moore_in_and_mealy_out_state_machine

说明：此程序为带摩尔输入、米勒输出状态的状态机控制部分-This procedure with Moore for input, Miller output state control of some of the state machine
<zhaohongliang> 在 2024-12-24 上传 | 大小：1kb | 下载：0