[VHDL编程] fdmk

说明：键盘防抖模块Verilog硬件描述语言代码-Anti-Shake module keyboard Verilog hardware descr iption language code
<dan> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] baskterballconter

说明：这是一个关于篮球24秒计数的Verilog程序，程序中包含了开始，暂停，复位键。-This is a matter of 24 seconds count basketball Verilog procedures, the procedures included in the start, pause, reset button.
<李继伟> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：时钟的vhdl实现，具有打铃等功能，是一个很好的实现，我们做电子竞赛的源代码-VHDL clock to achieve a play-ling and other functions, is a good realization, we have the source code of the electronic competition
<王培新> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] display

说明：vhdl实现的显示模块的源代码，是电子竞赛的必备源码-VHDL realization of the display module s source code, is an essential source of electronic competition
<王培新> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ring

说明：用于打铃系统的vhdl实现的源码，是一个很好的教学代码！-Bell system for playing the realization of VHDL source code, is a very good teaching code!
<王培新> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl

说明：要求用VHDL语言设计7人表决器和系列检测器，检测“1111111101111110”-VHDL language design requires a vote 7 and Series detector 1111111101111110
<asd> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C

说明：基于FPGA的I2C总线主控器的设计与实现-Based on the I2C bus master FPGA Design and Implementation
<wang> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] spi

说明：使用verilog 硬件描述语言实现了spi总线协议-Verilog hardware descr iption language used to achieve the spi bus protocol
<cuiwenpin> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ALU

说明：此代码能高速实算术逻辑单元的功能，适合risc_CPU的设计。若有不足，请多多包含。-This code can be really high-speed arithmetic logic unit function, suitable for risc_CPU design. If insufficient, please contain.
<张朝阳> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] mclk

说明：基于多时钟的处理，在跨时钟域的处理上有优势-Based on Multi-clock processing, the cross-clock domain processing advantages
<xianren> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] chengfaqi4

说明：用VHDL实现四位乘法器，不直接用乘法实现，一来节省资源，二来可提高速度！-Use VHDL to achieve four multiplier, not the realization of the direct use of multiplication, one to save resources, and secondly to improve the speed!
<金> 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] TIMER

说明：数字钟 六位数码管显示，有清零端，采用分层设计方式编写-6 digital tube digital clock showed that zero-side, using hierarchical design approach to the preparation of
<SKY> 在 2024-11-09 上传 | 大小：1kb | 下载：0