[VHDL编程] rake

说明：使用matlab实现cdma 系统的rake接收机，比较最大比合并，等增益合并和选择性合并接收算法的性能-脢 鹿 脫脙matlab脢渭脧脰cdma 脧渭脥 鲁 渭脛rake 陆 脫脢脮 禄煤 拢 卢 卤 脠 陆 脧 脳 卯
<王莉> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] cic_dec_8_three

说明：cic_dec_8_three CIC 文件的ＶＨＤＬ-cic_dec_8_threeCIC documents VHDL
<ouyang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] sender

说明：sender的verilog 利用fpga实现-sender using the Verilog FPGA realize
<ouyang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] msk_top

说明：msk的verilog程序 利用ＦＰＧＡ实现-MSK procedures for the use of Verilog FPGA realize
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[VHDL编程] ofdm_modu

说明：ofdm的verilog程序 利用ＦＰＧＡ实现-OFDM FPGA using the Verilog procedures realize
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[VHDL编程] cordic

说明：cordic的verilog程序 用ＦＰＧＡ实现-CORDIC FPGA using the Verilog procedures realize
<ouyang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] crc_d8

说明：Verilog module containing a synthesizable CRC function // * polynomial: (0 1 8) // * data width: 8-Verilog module containing a synthesizable CRC function //* polynomial: (0 1 8) //* data width: 8
<yangyi> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] ads2

说明：ADS8325caiyang konfgzhi
<远方> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] gps_jiance

说明：合并单元内GPS同步时钟的检测 合并单元内GPS同步时钟的检测-Combined unit GPS clock synchronization detection unit merger GPS synchronized clock detection
<远方> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：这是个UART发送的VHDL程序，调试过，还可以-This is a UART to send the VHDL program, debug, and can also be
<xzq> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 12864

说明：用VHDL 语言驱动DM128*64LCD程序-Using VHDL language driver DM128* 64LCD procedures
<wang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] DPRAM

说明：利用vhdl编写的双端口Ram程序，不带数据纠错处理-VHDL prepared to use dual-port Ram procedures, do not deal with data error correction
<孙敬辉> 在 2024-12-24 上传 | 大小：1kb | 下载：0