[VHDL编程] fifo

说明：此程序为存储器常用的FIFO（先入先出），程序中没有指明位宽，这样更适合于初学者进行套用-This process commonly used for the memory FIFO (FIFO), the procedure is not specified bit, so more suitable for beginners to apply
<zhaohongliang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL

说明：一个实现整数分频的VHDL代码，只要把n设置成你所需要的分频的数值就行-A realization of an integer divider of the VHDL code, as long as the n set you need the sub-frequency values on the line
<褚如龙> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] zerojustv

说明：我自己写的过零点判断模块，经过调试效果很理想-I wrote it myself to determine zero-crossing module, after testing the effect of very satisfactory
<侯训平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：用VHDL实现的一个uart控制器，输入时钟为33M-Use VHDL to achieve a UART controller, input clock for the 33M
<mu> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] hdb3_1.1

说明：verilog 语言hdb 3 编 码 经过测试，但冗余问题未解决-Verilog language coding hdb 3 tested, but unresolved questions redundancy
<huang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] onchip_memory_0

说明：在线仿真调试的存储器代码，可在ISE或quartus下完成调试-Online simulation of the memory debugging code can be accomplished under the ISE or Quartus debugging
<> 在 2024-12-24 上传 | 大小：1kb | 下载：1

[VHDL编程] div_clk

说明：主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率-Master clock for the 15.36MHz band strobe output 8-bit prescaler, can be 100Hz, 120Hz, 1kHz, 10kHz frequency
<wangyongbing> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] KEYBOARD

说明：键盘扫描程序，该程序可以对4*4的键盘进行扫描-Keyboard scanning process, which can be 4* 4 keyboard scan
<舒文杰> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 2006112623122040

说明： 系统设置一个两位BCD码倒计时计数器（计数脉冲1HZ），用于记录各状态持续时间；  因为各状态持续时间不一致，所以上述计数器应置入不同的预置数；  倒计时计数值输出至二个数码管显示；  程序共设置4个进程： ① 进程P1、P2和P3构成两个带有预置数功能的十进制计数器，其中P1和P3分别为个位和十位计数器，P2产生个位向十位的进位信号； ② P4是状态
<宋勤> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] chuanbingvhdl

说明：由于计算机中大部分器件使用的是串行，本程序实现了数字电路中常用的串行输入并行输出的功能。-Because most of the computer using a serial device, the program realization of digital circuits used in serial input parallel output function.
<yifang> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] alu_16

说明：三种16位整数运算器的ALU设计方法，调用库函数74181（4位ALU），组成串行16位运算器。(用74181的正逻辑) B．调用库函数74181和74182，组成提前进位16位运算器。(用74181的正逻辑) 注意：调74181库设计，加进位是“0”有效，减借位是“1”有效，所以最高位进位或借位标志寄存器要统一调整到高有效 C．用always @，case方式描述16位运算器。-Three 16-bit integer
<yifang> 在 2024-12-24 上传 | 大小：1kb | 下载：1

[VHDL编程] crcm

说明：crc 校验，vhdl源码，经仿真能正常运行，供大家参考-CRC checksum, vhdl source, the simulation can be normal operation, for your reference
<fangliang> 在 2024-12-24 上传 | 大小：1kb | 下载：0