[VHDL编程] uart_v

说明：VHDL串口程序,通过验证,识货的快下载,精品-VHDL serial procedures, validated,识货faster downloads, quality
<dushibiao> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] send_test

说明：输入时钟，可以得到周期性的有效信号以及同步信号，同时可以随时钟输出8个字节的数据-Input clock, can be an effective signal, as well as periodic synchronization signal, at the same time can be 8-byte clock output data
<stone> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] counter10

说明：带LDN的的同步的预置数端子，并且带CLR的异步清零端-LDN synchronization with the preset number of terminals, and cleared with CLR Asynchronous client
<dws> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] delay_line

说明：延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module
<zhangjing> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGACOM

说明：FPGA编程实现串口通信，源代码全。包括仿真程序。-FPGA programming serial communications, the entire source code. Including the simulation program.
<duncan> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 8-bit

说明：最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘-VHDL basic computing, the use of 8bit for the multiplier, will be the value of two strings of 8bit input multiplied after
<王小居> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] jsq

说明：本程序为24小时计时器，稳定无误差。简单好用，是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
<> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] cnt

说明：俩个比较好的计数器的vhdl代码：一个是n位通用计数器，一个是的用到的语法比较全面。是比较好的学习资料-Both a relatively good counter VHDL code: one is the generic n-bit counter, one is the syntax used in the more comprehensive. Is a better learning materials
<郭新稳> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] reset

说明：用VHDL进行DSP5416开发板的复位 用VHDL进行DSP5416开发板的复位-Use VHDL to reset the DSP5416 development board using VHDL for DSP5416 development board reset
<叶金伟> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] RC5_inv

说明：不带state machine的decryption of rc5-State machine without the decryption of rc5
<laSiA> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] c15_add

说明：精通verilog HDL语言编程源码之1--常用加法器设计-Proficient in programming language source verilog HDL of 1- Common adder design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0

[VHDL编程] c17_GF_multiple

说明：精通verilog HDL语言编程源码之3--伽罗华域乘法器设计-Proficient in language programming verilog HDL source of 3- Galois field multiplier design
<李平> 在 2024-12-24 上传 | 大小：1kb | 下载：0