[VHDL编程] shift-register

说明：FPGA/CPLD 的verilog移位寄存器代码。-verilog shift register code.
<john> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] shizhong

说明：一个简单的时钟程序，适合刚接触FPGA的菜鸟，真的是很简单的东西-time clock
<baiqiujian> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] LCD

说明：FPGA用于LCD12864的显示程序，采用并行接口，显示固定内容-verilog for 12864 screen
<baiqiujian> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] adc0809

说明：ADC0809驱动，VHDL语言描述，开发环境QUARTUS-ADC0809 driver, VHDL language, development environment QUARTUSII
<> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：Counter code in verilog for counting till 59.-Counter code in verilog for counting till 59.99
<Uzair> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Led_dec

说明：LED decoder code in verilog for Spartan 3 FPGA
<Uzair> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：Clock generator code in Verilog for Stop Watch
<Uzair> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] LEDdisplay

说明：LED display Code for stopwatch in Verilog
<Uzair> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] xor4b

说明：四为异或门，实现全加器的硬件模块，使用VHDL语言实现，主要适用于初学者实例展示，为初学者提供quartus的实例展示。-4 bits xor gate finished with VHDL language， specifically for greenhands and bachelors who just begin with quartus
<tomassam> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] aaa

说明：24位加法计数器，每一个信号的上升沿将使得计数器加1，实现从0 -1 -2 -3…… -22 - 23的循环计数器。-24 States adding type counter， every rising-edge signal increases the counter, and making sequence 0-1-2-...-22-23 cycled.
<tomassam> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：UART 接收模块，UART底层模块，实现各种波特率的uart接收-UART receive module，complete all Baud rate transfer receive。
<李> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_tx

说明：UART 发送模块，UART底层的发送块，包含起始位，数据位，校验位，验证通过-UART transmit module，contain start bit，data bit，check bit. have passed verification
<李> 在 2025-01-21 上传 | 大小：1kb | 下载：0