[VHDL编程] pulse_mo

说明：这是一个vhdl的脉冲调制程序，可以调制脉宽、占空比、周期等参数，为学习vhdl的人提供了非常好的参考历程。-This is a pulse modulation vhdl program, can be modulated pulse width, duty cycle, period and other parameters, for people to learn vhdl reference provides a very go
<殷超> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] m

说明：这是vhdl编写的产生7位m序列的程序，类比可以产生更多为的。而m序列即可作为输入测试信号，也可以模拟噪声。-It is written vhdl 7 m sequence generation process, can produce more for the analogy. The m-sequence can be used as an input test signal, it can simulate noise.
<殷超> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] key_state

说明：这是用vhdl编写的状态机来实现对灯的控制。比较简单，但对于状态机的理解是更进一步。-It is written vhdl state machine to achieve control of the lamp. Is relatively simple, but for the state machine is further understood.
<殷超> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] triangle

说明：这是用vhdl编写的三角波产生程序，比较简单，但是对于开发学者的思维还是有帮助的。当时我受益颇多，拿出分享。-This is a program used to generate the triangular wave vhdl written, relatively simple, but for the development of academic thinking is helpful. At that time, I bene
<殷超> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] sin_rising_judge

说明：这是用vhdl编写的正弦波触发程序，用单片机和fpga做示波器时，可以参考一下这个触发程序。-It is written by vhdl sine trigger when MCU and fpga do oscilloscope, you can refer to the trigger.
<殷超> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] freq_cnt

说明：Frequency Counter in Verilog
<juan> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Designing_With_FPGA_Part-2_LCD

说明：Designing With FPGA - Part 2
<juan> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] binDCT

说明：一种快速离散余弦变换硬件实现，对于初学者很有用-A fast discrete cosine transform implementation by using verilog
<xiaodonghu> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] AudioSubSystemStereo

说明：DE2-115 AUDIOSUBSSTEM
<ssthsfthsrths> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] agc_gen

说明：AGC(自动增益放大) Verilog代码 设计可以参考-AGC (automatic gain control) can refer to the Verilog code design
<ying> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] counterdiv

说明：用D触发器组成2分频电路，并对时钟进行计数-2-div frequency using D flip-flop circuit.
<lu> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] txmit

说明：uart设计，发送模块，无校验位。先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位（这里没有），最后是高电平的停止位。-uart design, transmit module, no parity. First output of the start bit of a low level, and low to high output 8 data bits, then the optional pari
<Luke> 在 2025-01-21 上传 | 大小：1kb | 下载：0