[VHDL编程] CLOCK

说明：有關時鐘的兩個程式，一個是好改的時鐘，一個是可重新計時的Counter-frequency eliminator and counter
<changxing> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] dh22

说明：這是一個非常失敗的dh22的verilog程式，用到算你雖，爽! -dh22 verilog
<changxing> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ad9362_spi_cntl

说明：Analog Device RFIC AD9362 SPI Interface
<taewon> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] sat_det_block

说明：Saturation Detection Block Min/Max Parameter Input: I/Q
<taewon> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] AntiLog2

说明：fasto algorithm for inverse logarithm in verilog
<spydeeps> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] PULSE_CDC

说明：Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to OUT clock -Clock Domain Crossing (SLOW-to-FAST OR FAST-to-SLOW). This module transfers pulse IN clock domain to
<dimaz88> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] CIC_interpolator_wer1

说明：CIC interpolation filter which DOESNT WORK-CIC interpolation filter which DOESNT WORK!!
<chujec> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] driver

说明：基于FPGA的脉冲发生，使用的是Quartus仿真环境以及VHDL语言编译-FPGA-based pulse generation, using Quartus simulation environment and VHDL language compiler
<张张> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] FIR_filter

说明：fir滤波器,FIR_filter design code-FIR_filter design code
<jason> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7670_capture

说明：ov7670摄像头捕获代码，VHDL，稍加修改即可完成OV系列其他摄像头的捕获操作-ov7670 camera to capture the code, VHDL, slightly modified to complete the OV series of other camera capture operation
<冯鑫> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ov7670_controller

说明：ov7670的控制器代码，VHDL，稍加修改即可完成ov系列的摄像头的控制-control ov7670 controller code, VHDL, slightly modified to complete ov series cameras
<冯鑫> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM

说明：使用FPGA/CPLD 输出固定占空比PWM波形。-using FPGA/CPLD output PWM waveform
<john> 在 2025-01-21 上传 | 大小：1kb | 下载：0