[VHDL编程] counter_vhd

说明：An asynchronous (ripple) counter is a single d-type flip-flop, with its J (data) input fed its own inverted output. This circuit can store one bit, and hence can count zero to one before it overflows (starts over 0). Thi
<GOPALAKRISHNAN E> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] counter_vhd

说明：Counter is used to count the value of the memory register in the digital circuits-Counter is used to count the value of the memory register in the digital circuits....
<GOPALAKRISHNAN E> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] counter_14uou

说明：Counter wikipediya information will help you to understand about this program-Counter wikipediya information will help you to understand about this program
<GOPALAKRISHNAN E> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] PWM

说明：此程序利用FPGA芯片的内部时钟，根据输入信号，产生占空比可调的方波信号。-This program uses the FPGA chip s internal clock, according to the input signal to generate variable duty cycle square wave signal.
<lmy> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 3Digit_7segment_ind_decoder

说明：3 Digit BCD to 7 segment indicator decoder
<Sergey> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ADS7835_2x4

说明：Module for 2 AD7835 ADC po-Module for 2 AD7835 ADC poll
<Sergey> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Input_filter

说明：Module for filtering input digital signal
<Sergey> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ma_slice_temp

说明：verilog code temp h-verilog code temp hahahah
<Ethanhao> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ulpi_port

说明：ULPI UTMI conversion
<CodeBase> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] triangular_vhd

说明：This the triangular wave generation vhdl code to check the wave form in modelsim simulator-This is the triangular wave generation vhdl code to check the wave form in modelsim simulator
<GOPALAKRISHNAN E> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Dual_ram_verilog_CODE

说明：写了FIFO中要用到的双口RAM的模块,FIFO中的RAM只用于读数据,输出数据,用写时针采集信号,读时针那一端不用读时针来采样.-Written to use the FIFO dual port RAM module, FIFO in the RAM is only used to read data, output data, the clock signal acquisition with write and read wit
<dagegegoni> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] Lab10_Part1

说明：Verilog code for Altera Part1 Lab10
<adang> 在 2025-01-21 上传 | 大小：1kb | 下载：0