[VHDL编程] hello_uart

说明：Uart接口测试程序，Xilinx参考设计，ML507硬件测试通过.--Uart interface test code，Xilinx reference design，tested on ML507 platform.
<Zhang Qiang> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] 16_QAM

说明：用verilog 语言编译16QAM调制-a great complied code of 16QAM modulation for OFDM
<罗月> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] data_scramble

说明：用verilog 语言编译数字通信中的符号扰码，预防长1或长0的出现-a great complied code of data sramble for OFDM
<罗月> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] CP_adder

说明：用verilog 语言实现数字通信中最先进的技术之一中的OFDM技术中的添加循环前缀，可以减少码间干扰，并实现符号同步-a great complied code of cyclic prefix for OFDM which is good for intersymbol interference and inter channel interference
<罗月> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] weiji

说明：基于FPGA的UART设计，fpga简单的波特率发生器设计-FPGA-based UART design, fpga design simple baud rate generator
<孟一> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] edge_catch

说明：信号去抖动处理程序，通常在时钟沿到来时，信号出现不稳定，这个程序可以处理-signal process jitter
<ouyangxishu> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] lab2parte1

说明：We want to show the values ​ set through the switches SW8-1 on the 7-segment display and HEX0 Hex1. Values ​ ​ are denoted SW4 and SW8-5-one, shown in Hex1 and diplays HEX0, respectively. Your circuit must
<Lais> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] zsjk

说明：可以根据不同的注水要求，灵活预置不同的注水时间，实时监控和动态直观显示当前的注水时间信息，当注水完成时，提供远程报警功能。-According to different water requirements, flexibility preset different injection time, real-time monitoring and dynamic visual display of the current injecti
<reder> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] dtc

说明：可以根据不同的传输要求，实现命令字和数据字的精确同步控制，编码中包含了时钟和数据信息，在传输代码信息的同时，实现了时钟信号的同步传输-According to different transmission requirements, the command and data words to achieve precise synchronization control, the encoding of the clock and da
<reder> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] leijiaqi

说明：verilog 语言描述的累加器和乘法器-verilog code
<罗华杰> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] Moore

说明：VerilogHDL语言实现的Moore 序列检测器-VerilogHDL language of Moore sequence detector
<钱门振> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] Mealy

说明：VerilogHDL语言实现的Mealy序列检测器-VerilogHDL language of Mealy sequence detector
<钱门振> 在 2025-02-01 上传 | 大小：1kb | 下载：0