[VHDL编程] Verilog

说明：vreilog资料，供大家学习下载，希望大家有什么好的资料共享下，-verilog
<qiang> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] ir_setup_w7

说明：了解TMOD和TCOM原理 知道引脚和定时器、计数器的控制为-TMOD and TCOM to understand the principle that pin and timer control for the counter
<王坤> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] sp601_gerber

说明：spartan-6开发板 SP601原理图 spartan-6开发板 SP601 spartan-6开发板 SP601-spartan-6 development board schematic spartan-6 SP601 development board SP601 spartan-6 boards SP601
<poleontonlee> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] Using-PlanAhead-in-project

说明：讲述了xilinx公司FPGA高级设计工具PlanAhead 的使用流程。是学习FPGA高级设计的教程。-About the xilinx FPGA design tools the PlanAhead the use process. Is the tutorial to learn the advanced design of the FPGA.
<lifree> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] VHDL

说明：vhdl 电子时钟源代码 全部。 所有模块 的设计 及其代码描述。 可以用来参考设计，使用-vhdl clock Electronic clock all the source code.
<喜欢> 在 2024-11-16 上传 | 大小：3.64mb | 下载：0

[VHDL编程] OFDM-learning-based-on-xilinxFPGA

说明：用FPGA设计了CDMA中OFDM的通信过程，还包括了扩频-FPGA implentatiom for CDMA-OFDM
<孔哥哥> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] HSMC_breakout_header

说明：Altera公司的HSMC_breakout 系列的原理图和pcb文件，注意，是capture及pdf格式的原理图和allegro格式的PCB文件，稍微修改修改就可以用在您的设计中，让fpga的硬件设计变得简单和高效。-Altera Corporation HSMC_breakout series schematic and pcb files, note that the capture and pdf format schemati
<yang jinlin> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] project9_freq_counter

说明：数字频率计的设计,基于VERILOG的数字频率计的设计-Digital frequency plan design, based on the number of VERILOG frequency meter design
<张浩> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] ac701-pcie-rdf0225-2013.2-c

说明：赛灵思7系列开发板ac701，PCIE参考设计，VHDL/Verilog，开发环境Vivado-xilinx 7 series design Kit AC701 PCIe reference design. VHDL/Verilog, design environment Vivado
<凯一> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] picture_vga

说明：基于FPGA的VGA接口程序设计（小绿人快跑）-VGA interface program design based on FPGA (little green men run)
<常云鹏> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] IP

说明：USB+UART+I2C+VGA+ARM7+MC8051 altera IP核-USB+UART+I2C+VGA+ARM7+MC8051 Verrlog VHDL
<刘春焱> 在 2024-11-16 上传 | 大小：3.63mb | 下载：0

[VHDL编程] A4_Clock_Top

说明：24小时制数字时钟，可自行调节时间，能暂停。(24 hours digital clock, can adjust time, can pause.)
<Hardware-engineer > 在 2024-11-16 上传 | 大小：3.62mb | 下载：0