[VHDL编程] 俄罗斯方块VHDL实现

说明：该设计由下面模块组成：键盘输入模块，游戏控制模块，图像显示模块，文字显示模块，存储单元，复用单元和VGA 控制模块组成。其中图像显示模块和文字显示模块复用VGA 控制模块。游戏控制模块，图像显示模块和文字显示模块通过存储单元交换数据。
<laolei112> 在 2011-05-17 上传 | 大小：3.67mb | 下载：0

[VHDL编程] CPLDjiaocheng

说明：主要介绍了关于MAGIC3000系列CPLD开发板的十个实例,如霓虹灯演示、与PC串口通信等。-Mainly on the introduction MAGIC3000 series CPLD development board of the 10 examples, such as neon demonstration, with the PC serial port communications.
<jie> 在 2024-11-16 上传 | 大小：3.68mb | 下载：0

[VHDL编程] DE2_70_LTM_CCD

说明：A design on a DE270 FPGA with the use of CCD: a camera DC2 and a TRDB LTM after reading from the SRAM.
<Mouna> 在 2024-11-16 上传 | 大小：3.67mb | 下载：0

[VHDL编程] ISE_lab19

说明：基于VHDL语言编写的俄罗斯方块游戏，由VGA接口和电脑显示器显示，用PS2键盘操作控制。-Written in VHDL-based Tetris game, by the VGA interface and a computer display, with a PS2 keyboard control.
<大机子> 在 2024-11-16 上传 | 大小：3.67mb | 下载：0

[VHDL编程] ISE_lab19

说明：俄罗斯方块VHDL实现，。该设计由下面模块组成：键盘输入模块，游戏控制模块，图像显示模块，文字显示模块，存储单元，复用单元和VGA 控制模块组成。其中图像显示模块和文字显示模块复用VGA 控制模块。游戏控制模块，图像显示模块和文字显示模块通过存储单元交换数据。-Tetris VHDL implementation. The design consists of the following modules: Keyboard input
<雷旦> 在 2024-11-16 上传 | 大小：3.67mb | 下载：0

[VHDL编程] vgaball

说明：用VHDL编写的小球游戏代码，用VGA显示，模块对vga控制器有很好的移植性-Written by VHDL balls of the game code, VGA display, module to the VGA controller have very good portability...
<wu> 在 2024-11-16 上传 | 大小：3.68mb | 下载：0

[VHDL编程] s24_uart

说明：这是一个串口通信协议，有详细的说明，欢迎下载！-This a code of uart in verilog ，describled in detail,welcome to download!
<lipeng> 在 2024-11-16 上传 | 大小：3.68mb | 下载：0

[VHDL编程] FPGAgame

说明：基于FPGA的俄罗斯方块VHDL逻辑代码，通过VGA显示在液晶屏幕上，基本功能完全实现-VHDL logic code Tetris FPGA-based VGA display on the LCD screen, the basic functions of the full realization of
<徐宏> 在 2024-11-16 上传 | 大小：3.67mb | 下载：0

[VHDL编程] study

说明：在PicoBlaze上实现VGA显示、LED移位、交通灯状态变化等功能-VGA display, LED shift state of the traffic lights on in the PicoBlaze changes
<feng> 在 2024-11-16 上传 | 大小：3.68mb | 下载：0

[VHDL编程] sdram_ov7670_vga

说明：基于OV7670摄像头的FPGA采集工程,通过VGA显示输出。-OV7670 camera based on FPGA acquisition projects through VGA display output.
<微笑> 在 2024-11-16 上传 | 大小：3.67mb | 下载：0

[VHDL编程] Timing_Analysis_in_Quartus

说明：影响FPGA设计中时钟因素,Quartus中的延时分析-Timing Analysis in Quartus
<liven> 在 2024-11-16 上传 | 大小：3.68mb | 下载：0

[VHDL编程] RS

说明：本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL langua
<heyu7892020 > 在 2024-11-16 上传 | 大小：3.68mb | 下载：0