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[VHDL编程] modelsim-timing-analysis
说明:自己整理的一个关于如何使用modelsim进行功能仿真,时序仿真和布局布线的后仿真的文档,例子是抄的,针对的版本是modelsim se6.2b-Their finishing a feature on how to use modelsim for simulation, timing simulation and post-layout simulation of the document, copy the example is<雍振强> 在 2025-02-06 上传 | 大小:689kb | 下载:0
[VHDL编程] ethernet-verilog
说明:非常详细的千兆以太网MAC verilog代码,可以供硬件设计时有关网络的开发参考-Very detailed Gigabit Ethernet MAC verilog code, can be used for hardware design of the network to develop a reference<瞿鑫> 在 2025-02-06 上传 | 大小:688kb | 下载:1
[VHDL编程] DWT_Final_Delivery
说明:This is Discrete wavelet transform based IEEE object...this is developed in vhdl<parashu> 在 2025-02-06 上传 | 大小:688kb | 下载:0
[VHDL编程] 04_uart_test
说明:串行通信程序,Verilog示例程序,通用RS232(Serial communication program)<AIHUI > 在 2025-02-06 上传 | 大小:688kb | 下载:0