文件名称:74hc4017
下载
别用迅雷、360浏览器下载。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
如迅雷强制弹出，可右键点击选“另存为”。
失败请重下，重下不扣分。
介绍说明－－下载内容均来自于网络，请自行研究使用
IC VHDL集成设计
IC VHDL集成设计-IC VHDL design
IC VHDL集成设计-IC VHDL design
(系统自动生成,下载前可以参看下载内容)
下载文件列表
74hc4017.pdf
74hc4017
........\4017_module.prj
........\component
........\constraint
........\coreconsole
........\designer
........\........\impl1
........\........\.....\4017model.ide_des
........\........\.....\4017_module.ide_des
........\........\.....\designer.log
........\........\.....\designer_synth_check.log
........\........\.....\model.ide_des
........\........\.....\model4017.adb
........\........\.....\model4017.dtf
........\........\.....\.............\verify.log
........\........\.....\model4017.ide_des
........\........\.....\model4017.pdb
........\........\.....\model4017.pdb.depends
........\........\.....\model4017.tcl
........\........\.....\model4017_ba.sdf
........\........\.....\model4017_ba.sdf_max.csd
........\........\.....\model4017_ba.v
........\........\.....\model4017_fp
........\........\.....\............\$$FlashPro_FPBBALTLPT1.L$$
........\........\.....\............\model4017.log
........\........\.....\............\model4017.pro
........\........\.....\............\projectData
........\........\.....\............\...........\model4017.pdb
........\........\.....\simulation
........\........\.....\..........\postlayout
........\........\.....\..........\..........\model4017
........\........\.....\..........\..........\.........\verilog.psm
........\........\.....\..........\..........\.........\_primary.dat
........\........\.....\..........\..........\.........\_primary.dbs
........\........\.....\..........\..........\.........\_primary.vhd
........\........\.....\..........\..........\stimulus
........\........\.....\..........\..........\........\verilog.psm
........\........\.....\..........\..........\........\_primary.dat
........\........\.....\..........\..........\........\_primary.dbs
........\........\.....\..........\..........\........\_primary.vhd
........\........\.....\..........\..........\tb_clock_minmax
........\........\.....\..........\..........\...............\verilog.psm
........\........\.....\..........\..........\...............\_primary.dat
........\........\.....\..........\..........\...............\_primary.dbs
........\........\.....\..........\..........\...............\_primary.vhd
........\........\.....\..........\..........\testbench
........\........\.....\..........\..........\.........\verilog.psm
........\........\.....\..........\..........\.........\_primary.dat
........\........\.....\..........\..........\.........\_primary.dbs
........\........\.....\..........\..........\.........\_primary.vhd
........\........\.....\..........\..........\_info
........\........\.....\..........\..........\_temp
........\........\.....\..........\..........\_vmake
........\hdl
........\...\4017_module.v
........\phy_synthesis
........\simulation
........\..........\modelsim.ini
........\..........\modelsim.ini.sav
........\..........\modelsim.log
........\..........\postsynth
........\..........\.........\model4017
........\..........\.........\.........\verilog.psm
........\..........\.........\.........\_primary.dat
........\..........\.........\.........\_primary.dbs
........\..........\.........\.........\_primary.vhd
........\..........\.........\stimulus
........\..........\.........\........\verilog.psm
........\..........\.........\........\_primary.dat
........\..........\.........\........\_primary.dbs
........\..........\.........\........\_primary.vhd
........\..........\.........\tb_clock_minmax
........\..........\.........\...............\verilog.psm
........\..........\.........\...............\_primary.dat
........\..........\.........\...............\_primary.dbs
........\..........\.........\...............\_primary.vhd
........\..........\.........\testbench
........\..........\.........\.........\verilog.psm
........\..........\.........\.........\_primary.dat
........\..........\.........\.........\_primary.dbs
........\..........\.........\.........\_primary.vhd
........\..........\.........\_info
........\..........\.........\_temp
........\..........\.........\_vmake
........\..........\presynth
........\..........\........\model
74hc4017
........\4017_module.prj
........\component
........\constraint
........\coreconsole
........\designer
........\........\impl1
........\........\.....\4017model.ide_des
........\........\.....\4017_module.ide_des
........\........\.....\designer.log
........\........\.....\designer_synth_check.log
........\........\.....\model.ide_des
........\........\.....\model4017.adb
........\........\.....\model4017.dtf
........\........\.....\.............\verify.log
........\........\.....\model4017.ide_des
........\........\.....\model4017.pdb
........\........\.....\model4017.pdb.depends
........\........\.....\model4017.tcl
........\........\.....\model4017_ba.sdf
........\........\.....\model4017_ba.sdf_max.csd
........\........\.....\model4017_ba.v
........\........\.....\model4017_fp
........\........\.....\............\$$FlashPro_FPBBALTLPT1.L$$
........\........\.....\............\model4017.log
........\........\.....\............\model4017.pro
........\........\.....\............\projectData
........\........\.....\............\...........\model4017.pdb
........\........\.....\simulation
........\........\.....\..........\postlayout
........\........\.....\..........\..........\model4017
........\........\.....\..........\..........\.........\verilog.psm
........\........\.....\..........\..........\.........\_primary.dat
........\........\.....\..........\..........\.........\_primary.dbs
........\........\.....\..........\..........\.........\_primary.vhd
........\........\.....\..........\..........\stimulus
........\........\.....\..........\..........\........\verilog.psm
........\........\.....\..........\..........\........\_primary.dat
........\........\.....\..........\..........\........\_primary.dbs
........\........\.....\..........\..........\........\_primary.vhd
........\........\.....\..........\..........\tb_clock_minmax
........\........\.....\..........\..........\...............\verilog.psm
........\........\.....\..........\..........\...............\_primary.dat
........\........\.....\..........\..........\...............\_primary.dbs
........\........\.....\..........\..........\...............\_primary.vhd
........\........\.....\..........\..........\testbench
........\........\.....\..........\..........\.........\verilog.psm
........\........\.....\..........\..........\.........\_primary.dat
........\........\.....\..........\..........\.........\_primary.dbs
........\........\.....\..........\..........\.........\_primary.vhd
........\........\.....\..........\..........\_info
........\........\.....\..........\..........\_temp
........\........\.....\..........\..........\_vmake
........\hdl
........\...\4017_module.v
........\phy_synthesis
........\simulation
........\..........\modelsim.ini
........\..........\modelsim.ini.sav
........\..........\modelsim.log
........\..........\postsynth
........\..........\.........\model4017
........\..........\.........\.........\verilog.psm
........\..........\.........\.........\_primary.dat
........\..........\.........\.........\_primary.dbs
........\..........\.........\.........\_primary.vhd
........\..........\.........\stimulus
........\..........\.........\........\verilog.psm
........\..........\.........\........\_primary.dat
........\..........\.........\........\_primary.dbs
........\..........\.........\........\_primary.vhd
........\..........\.........\tb_clock_minmax
........\..........\.........\...............\verilog.psm
........\..........\.........\...............\_primary.dat
........\..........\.........\...............\_primary.dbs
........\..........\.........\...............\_primary.vhd
........\..........\.........\testbench
........\..........\.........\.........\verilog.psm
........\..........\.........\.........\_primary.dat
........\..........\.........\.........\_primary.dbs
........\..........\.........\.........\_primary.vhd
........\..........\.........\_info
........\..........\.........\_temp
........\..........\.........\_vmake
........\..........\presynth
........\..........\........\model