[VHDL编程] state_machine_watchdog

说明：基于状态机的CPLD/FPGA看门狗程序 难能可贵-State machine based on the CPLD/FPGA valuable watchdog process
<ld> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] xapp860

说明：16通道DDR的LVDS接口（VHDL,Verilog and doc）-16-Channel, DDR LVDS Interface with Real-Time Window Monitoring
<wicky> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] final_8

说明：8. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2、 sw3三個，只要按下任何的sw1、sw2、 sw3，都會讓七節燈管顯示值加「1」。-8. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2, sw
<samaria> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] Verilog_LRM

说明：Verilog Language Manual
<designer_vlsi> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] project-1

说明：this a project design and its report of DESIGN AND IMPLEMENTATION OF LOGIC FUNCTIONS FOR DSP APPLICATIONS USING VHDL.
<sujatha> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] bicycle

说明：健身自行车项目的源码和顶层文件。基于quartus5.0，通过验收，请放心使用。-Exercise bike and top-level project source files. Based on quartus5.0, through inspection, please rest assured that use.
<zjc> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] banjiaqisheji

说明：半加器设计。有用的实验操作报告。EDA有详细的操作步骤-Half adder design. Useful experimental operation report. Detailed steps in EDA
<叶特丽> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] NetFPGA-from-Beiligong

说明：北京理工大学的netFPGA设计资料，以及硬件基本设计-Beijing Institute of Technology netFPGA design information, as well as basic hardware design
<王> 在 2025-02-07 上传 | 大小：634kb | 下载：0

[VHDL编程] usb-blaster-driver-for-win-7

说明：USB BLASTER WIN 7 驱动, 绝对能用,亲测-USB BLASTER WIN 7 drive absolutely can pro-test
<jacky> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] PLL

说明：VHDL硬件描述语言实现PLL锁相环功能-VHDL hardware descr iption language PLL to function
<peter> 在 2025-02-07 上传 | 大小：634kb | 下载：0

[VHDL编程] asyn_fifo

说明： 本文同步FIFO为TPRAM（两端口RAM，一读一写）。有详细verilog 程序以及说明-FIFO divided by clock domain can be divided into synchronous and asynchronous FIFO FIFO, FIFO read and write only one clock synchronous, asynchronous FIFO read and write
<jodyql> 在 2025-02-07 上传 | 大小：635kb | 下载：0

[VHDL编程] jisuan

说明：4*4键盘输入实现加减乘的计算器，数电实验大作业，下到FPGA实验正确。-4* 4 keyboard input to achieve modified by the calculator, the large number of electrical test operations, right down to the FPGA experiment.
<李依> 在 2025-02-07 上传 | 大小：634kb | 下载：0