[VHDL编程] ddfsdemo

说明：直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL p
<力文> 在 2025-02-07 上传 | 大小：632kb | 下载：0

[VHDL编程] the_design_and_realization_of_DDR2-SDRAM_controlle

说明：ddr2控制器的设计与实现,详细介绍了其结构和思想-the design and realization of DDR2-SDRAM controller
<alins> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] DVI_Demo_C3H_PortB

说明：DVI_Demo_C3H_portB HSMC-DVI card
<yangyang> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] magicmatrix

说明：输出的N*N的表格中每行每列以及对角线都相等-MAGIC MATRIX NULL，it s a magic.
<allen> 在 2025-02-07 上传 | 大小：632kb | 下载：0

[VHDL编程] ps2

说明：FPGA的SP2端口的实现，将键盘扫描值在数码管上显示-SP2 port FPGA-implementation of the value of the keyboard scan is displayed on the digital
<小刘> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] vhdl

说明：VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。-VHDL language is a high-level language for circuit design. It appeared in the late 80' s. Was originally developed by the U.S. Departm
<张静> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] HDL_lecture_notes_verilog_gatech

说明：Verilog 语言 GaTech大学讲义 ，介绍了verilog基本语法以及基础案例，包含源程序，适合本科硬件描述语言学习参考-Gatech univ lectures of Verilog Language , introduced the verilog basic grammar and basic case, including source code, hardware descr iption language for u
<hxt> 在 2025-02-07 上传 | 大小：632kb | 下载：0

[VHDL编程] acquisem

说明：利用FPGA超声TOFD焊缝探伤数据采集系统的设计-FPGA-based ultrasonic TOFD weld inspection data acquisition system
<rich> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] REPIC_project

说明：Reactive PIC 16F84A code using Esterel..QuartusII compilation
<ankit123> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] FPGALED1616

说明：FPGA驱动1616点阵 运用VHDL语言进行编译得出相应图形，文字-Lattice FPGA using VHDL, 1616 driver compile draw the corresponding graphics, text,
<曹公> 在 2025-02-07 上传 | 大小：632kb | 下载：0

[VHDL编程] shuzishizhong

说明：可实现数字时钟功能 用于EDA课程实验 有计时，闹钟，还可自行设置调整时间功能-Digital clock function can be used with EDA time course experiment, alarm clock, can set their own time adjustment function
<浅浅> 在 2025-02-07 上传 | 大小：631kb | 下载：0

[VHDL编程] CIC-filter-master

说明：Code Verilog CIC Filter FPGA
<MrGio > 在 2025-02-07 上传 | 大小：631kb | 下载：0