[VHDL编程] ALU_ZMR

说明：简单的ALU运算模块，可实现加法减法移位等运算-A simple ALU operation modules, enabling operations such as addition subtraction shift
<于水洋> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] qiangdaqi1

说明：这是一个数电的4选手抢答器的设计报告 内容详细具体 请查收-This one of the few -- six players Responder Design Report details specific Check-This is one of four players to answer in a few electrical device designed to report detailed and specific pl
<不点> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Audio_Bit_Counter

说明：The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
<gasha> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Audio_In_Deserializer

说明：The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
<gasha> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Audio_Out_Serializer

说明：The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
<gasha> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Clock_Edge

说明：The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
<gasha> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] SYNC_FIFO

说明：The Audio Core interacts with the Audio CODEC (enCOder/DECoder) on the Altera DE2/DE1 Boards and provides an interface for audio input and outpu
<gasha> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] color_conv

说明：BT656,YCBCR数据格式转换成VGA(888)数据算法，-BT656, YCBCR data format converted into VGA (888) data algorithm,
<朱红梅> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：用VHDL写的带有小时，分钟，秒的电子钟，已在FPGA开发板上调试运行过，显示very well!-Written in VHDL, with the hours, minutes, seconds, the electronic clock has been running in the FPGA development board debugger before, show very well!
<赵静> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：从0到14的计数，当然你改动下源程序，计数范围可以扩大。还带有清零的功能！-From 0 to 14 counts, of course, you change the next source, counts could be expanded. Also with the Clear function!
<李海> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] state_mm

说明：有限状态机源码，verilog语言编写。非常详细的示范了FSM状态机的编写。-Finite state machine source code, verilog language. A very detailed model of the FSM state machine preparation.
<王先生> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] JPEG2000

说明：用于JPEG2000的53小波VHDL源码-53 for the JPEG2000 wavelet VHDL source code
<闫霜山> 在 2025-01-09 上传 | 大小：1kb | 下载：0