[VHDL编程] UART

说明：基于NIOS2的串口初始化设计程序，在应用中只要加上这个初始化就可完成所有的初始化任务-Based on the serial port initialization NIOS2 design process, in applications, coupled with this initialization can be completed as long as all of the initialization task
<李成有> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] Clock_generator

说明：Verilog source code for a clock generator
<austin> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] NewFolder

说明：these are some verilog codes
<soumya> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] code

说明：用dff方法实现二分频，行为描述实现二分频，二分频，投票代码，有限状态机-Dff method used to achieve two-way, behavioral descr iptions to achieve two-way, two-way, voting codes, finite state machine
<deeemon> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] div_res

说明：这是一个用VERILOG实现的除法的指令，用状态机实现的，希望对大家有用-THIS IS A CODE FOR DIV OF VERILOG。ITS USEFUL...
<tom> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] BIN_CV_MEN

说明：可將2進位檔案 轉換成適合verilog應用的文字檔-2 into digital files can be converted to a text file for verilog applications
<Henry> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] yinbo

说明：密码锁，输入正确的密码门开，错误的密码灯亮，连续输入三次错误的密码，发出报警声，直到输入正确的密码-Password lock, enter the correct password the door opened the wrong password lights, continuous input an incorrect password three times, alarm sound, until you enter the
<殷波> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] 12

说明：数字钟，能够显示时分秒，整点报时，差10秒整点时开始报时。-A digital clock that can display minutes and seconds, the whole point timekeeping, poor start 10 seconds the whole point timekeeping.
<殷波> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] rc5_dec_pre

说明：encryption with preround(state machine)
<lei> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] hdb3

说明：这是一个很全的HDB3译码的verilog程序，用于FPGA入门所用，verilog的入门很好的程序-This is a very wide of the HDB3 decoding verilog program for entry-FPGA used, verilog entry procedures for good
<xxx> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ModifyInstruction

说明：数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个17 位可编程(可变模数) 可逆 计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversibl
<xxx> 在 2025-01-09 上传 | 大小：1kb | 下载：0

[VHDL编程] rombcdto7

说明：rom implementing bcdtosevenseg
<Amal> 在 2025-01-09 上传 | 大小：1kb | 下载：0