[VHDL编程] eetop.cn_licgen_ise_13.1

说明：this the license genarator for xilinx ISE DESIGN SUIT 13.1 -this is the license genarator for xilinx ISE DESIGN SUIT 13.1
<raghul> 在 2024-12-24 上传 | 大小：286kb | 下载：1

[VHDL编程] or1200

说明：片上系统设计思想与源代码分析光盘；片上系统设计思想与源代码分析光盘-SOC design source for or1200
<liyy> 在 2024-12-24 上传 | 大小：4.12mb | 下载：1

[VHDL编程] Internal_UFM_Oscillator

说明：本设计允许用户初始化并使用MAXII和MAX V中的内部时钟。-This application describes instantiating the internal oscillator and using it in the MAX® II and MAX V devices.
<edison> 在 2024-12-24 上传 | 大小：123kb | 下载：1

[VHDL编程] 5B6B-codec

说明：verilog hdl实现5B6B编译码（光纤通信线路码型），包含了时钟发生器模块 ，信号源模块 ，编码模块 ，译码模块， 和检错模块，并通过modesim仿真验证。-verilog hdl achieve 5B6B encoding and decoding (code-based fiber-optic communication lines), contains a clock generator module, signal s
<林海全> 在 2024-12-24 上传 | 大小：4kb | 下载：1

[VHDL编程] usb-blaster

说明：FPGA的jtag下载线，适用于Actel系列。-FPGA-jtag download cable for Actel series.
<小熊> 在 2024-12-24 上传 | 大小：4.8mb | 下载：1

[VHDL编程] eetop.cn_m8051ew.tar

说明：M8051EW文档及源代码程序，很难搞到的！-M8051EW documentation and source code, hard to come by it!
<大斌> 在 2024-12-24 上传 | 大小：2.64mb | 下载：1

[VHDL编程] medianfilter

说明：图像滤波中的中值滤波，有效滤除椒盐噪声，使用verilog语言编写-Image filtering in the median filter, effectively filter out salt and pepper noise, using verilog language
<钱军> 在 2024-12-24 上传 | 大小：3.11mb | 下载：1

[VHDL编程] odd_div

说明：利用Verilog实现奇术次分频，这里只举了一个例子，但任意奇数次分频均可以用该原理实现。-Patients achieving the odd times using Verilog frequency, just to cite one example, but any odd frequency can be achieved with the principle.
<吴平> 在 2024-12-24 上传 | 大小：336kb | 下载：1

[VHDL编程] ug129

说明：picoblaze 详细介绍，让你更深入的了解picoblaze-picoblaze details
<lineng> 在 2024-12-24 上传 | 大小：747kb | 下载：1

[VHDL编程] High-speed-digital-correlator

说明：16位高速数字相关器的VERIOLOG程序，已经编译通过了，可以使用-16-bit high-speed digital correlator VERIOLOG program has been compiled by, you can use
<莫然> 在 2024-12-24 上传 | 大小：3kb | 下载：1

[VHDL编程] FPGA-and-DS18B20

说明：FPGA与测温芯片DS18B20的通信实现，用verilog语言编写。有实际验证过的工程，有实验报告，有DS18B20的资料，适合快速了解。-FPGA chip with the DS18B20 temperature achieved with verilog language. Verified with the actual project, there are experimental reports, the DS18B20
<r> 在 2024-12-24 上传 | 大小：1.15mb | 下载：1

[VHDL编程] 123

说明：4位并串转换器，VHDL实现。希望给大家提供参考和帮助，其中可能存在商榷位置处。-It is good sample,hope help others.
<明月天涯> 在 2024-12-24 上传 | 大小：1kb | 下载：1