[VHDL编程] add.v

说明：这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
<limiduo> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] sdram_ov7670_vga

说明：利用FPGA采集图像，实现系统检测，很好的采集图像的源代码(Image acquisition using FPGA)
<让我娘家看> 在 2024-10-06 上传 | 大小：5431296 | 下载：0

[VHDL编程] Verilog的边沿检测技术_设计源代码

说明：波形数据上升下降沿的检测程序，已经经过仿真验证(The detection program of the rising descending edge of the waveform data has been verified by simulation)
<gxgone> 在 2024-10-06 上传 | 大小：36864 | 下载：0

[VHDL编程] dpll

说明：数字全锁相环的介绍文章，讲述了数字锁相环的实现原理和实现步骤(The introduction of the digital full phase locked loop is introduced, and the realization principle and the implementation steps of the digital phase locked loop are described)
<CrazyICer> 在 2024-10-06 上传 | 大小：192512 | 下载：0

[VHDL编程] xapp1052

说明：赛灵思官方pcie例程，官网下载需要注册登录，这边给大家另一个选择(Xilinx PCIe official routines, the official website to download the required registration login, here give you another choice)
<gxgone> 在 2024-10-06 上传 | 大小：2878464 | 下载：0

[VHDL编程] i2c_master_ip_for_nios

说明：i2c master ip for altera nios, add in qsys
<kevinfeng83> 在 2024-10-06 上传 | 大小：218112 | 下载：0

[VHDL编程] FIFO

说明：FIFO code in verilog
<shahzadsaahil> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] 1800.2-2017

说明：最新版 IEEE UVM standard(The newest UVM IEEE standard(2017))
<timo_liu> 在 2024-10-06 上传 | 大小：2848768 | 下载：0

[VHDL编程] dif

说明：FPGA设计中，实现基准时钟的分频模块，该模块是将外围电路中所提供的50MHZ将其分频，对时钟模块作用后产生一秒一秒的时钟信号，另外对显示模块的计数器提供时钟实现显示模块的扫描功能。(The design of FPGA, the reference clock frequency module, this module is provided in the peripheral circuit of the 50MHZ frequen
<i belive> 在 2024-10-06 上传 | 大小：6310912 | 下载：0

[VHDL编程] shuzizhong

说明：（1）24小时计时显示（时分秒）； （2）具有时间设置功能（时，分） ； （3）具有整点提示功能； （4）实现闹钟功能（定时，闹响）；((1) 24 hour time display (time, minute, second); (2) have time setting function (time and minute); (3) it has the function of whole point. (4) re
<Goddd> 在 2024-10-06 上传 | 大小：4346880 | 下载：0

[VHDL编程] 1

说明：简单的组合逻辑设计，简单分频时序逻辑电路的设计，利用条件语句实现计数分频时序电路(Simple combinatorial logic design, design of simple frequency division sequential logic circuit and Realization of counting frequency division timing circuit by conditional statem
<随风sf> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] 新建文本文档 (3)

说明：在Verilog中使用函数，用always块实现较复杂的组合逻辑电路，阻塞赋值与非阻塞赋值的区别(Using a function in Verilog, a complex combinational logic circuit is realized with a always block, and the difference between blocking assignment and non blocking assignm
<随风sf> 在 2024-10-06 上传 | 大小：1024 | 下载：0