[VHDL编程] PLL

说明：verilog编写的锁相环程序。可以对照参考(Verilog prepared by the phase-locked loop program. Can control reference)
<端木熊> 在 2024-11-08 上传 | 大小：2kb | 下载：0

[VHDL编程] ethernet_interface_20160424_A

说明：基于Xilinx Spartan-6开发板，实现以太网通信(Ethernet communication)
<knifesxl> 在 2024-11-08 上传 | 大小：24.04mb | 下载：0

[VHDL编程] imports

说明：用FPGA实现UDP/IP协议，对于想用FPGA实现UDP/IP协议的可以看一看(Implementation of UDP/IP protocol with FPGA)
<蝶儿轻点> 在 2024-11-08 上传 | 大小：40kb | 下载：0

[VHDL编程] Viscosity_1.7.7[sn]

说明：Viscosicty is a vpn app
<vartana> 在 2024-11-08 上传 | 大小：15.71mb | 下载：0

[VHDL编程] frequency divider and testbench

说明：a frequency divider and test bench with simulation results
<abitofhero> 在 2024-11-08 上传 | 大小：482kb | 下载：0

[VHDL编程] epm240_example

说明：VHDL代码，共10个程序，分别是1分频器2状态机3计数器4拨码开关对应数码管显示5键盘及显示6键盘显示7交通灯8汉字滚动9ADC0804直流采样和显示10正弦波发生器(A total of 10 procedures, namely, 1 frequency dividers, 2 state machines, 3 counters, 4 dial switches, corresponding to digital tube di
<girl_lily> 在 2024-11-08 上传 | 大小：308kb | 下载：0

[VHDL编程] risc_spm_v14

说明：使用Altera CycloneIV 用Verilog语言实现一个精简指令集cpu(Using Altera CycloneIV to implement a streamlined instruction set CPU in Verilog language)
<LucienJ> 在 2024-11-08 上传 | 大小：1.01mb | 下载：0

[VHDL编程] 1

说明：VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 L
<zidting> 在 2024-11-08 上传 | 大小：443kb | 下载：0

[VHDL编程] 2

说明：VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. It includes 3 line -8 line decoder, 4 selector 1 selector, 6 el
<zidting> 在 2024-11-08 上传 | 大小：444kb | 下载：0

[VHDL编程] project.map

说明：D Flip Flop for Single Bit Store
<dsddse11> 在 2024-11-08 上传 | 大小：3kb | 下载：0

[VHDL编程] uart

说明：uart串口FPGA实现示例 example(uart serial interface example)
<davidren> 在 2024-11-08 上传 | 大小：10kb | 下载：0

[VHDL编程] random_check

说明：随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a me
<wanwan000> 在 2024-11-08 上传 | 大小：953kb | 下载：0