文件名称:add.v
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介绍说明－－下载内容均来自于网络，请自行研究使用
这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
| add.v.txt | 3076 | 2018-03-01 |