[VHDL编程] project_ALU

说明：4-bit ALU for adding and subtracting 4 bit numbers. It displays the output on the sevensegment display
<freaktopus > 在 2024-11-13 上传 | 大小：600kb | 下载：0

[VHDL编程] add_1p

说明：用于FPGA的加法器实现程序，采用Verilog语言编写(Adder implementation program for FPGA)
<cxtisme > 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] add_2p

说明：用于FPGA的加法器实现程序，采用Verilog语言编写，使用了两级流水线方法(Adder implementation program for FPGA)
<cxtisme > 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] add_3p

说明：用于FPGA的加法器实现程序，采用Verilog语言编写，使用三级流水线方法(Adder implementation program for FPGA)
<cxtisme > 在 2024-11-13 上传 | 大小：1kb | 下载：0

[VHDL编程] sda

说明：This is really descr iption
<greaf_ > 在 2024-11-13 上传 | 大小：8kb | 下载：0

[VHDL编程] random

说明：用简单的线性反馈移位寄存器实现了伪随机数的生成…(The pseudo random number is generated by a simple linear feedback shift register)
<fv_4 > 在 2024-11-13 上传 | 大小：723kb | 下载：0

[VHDL编程] IIC

说明：IIC的程序代码，验证各国的哦哦哦哦哦哦哦哦哦哦哦哦哦哦哦(IICIICIIIC IIC program code, verify the country's Oh, oh, oh, oh, oh, oh, oh, oh, oh, oh, oh, oh oh)
<杨才 > 在 2024-11-13 上传 | 大小：4kb | 下载：0

[VHDL编程] ALU

说明：this verilog code is alu. which is perform addition and sub,mul,div
<munidora > 在 2024-11-13 上传 | 大小：41kb | 下载：0

[VHDL编程] clk_div7

说明：采用verilog语言，实现时钟信号的7分频(Realize the 7 frequency division of the clock signal)
<L.z良 > 在 2024-11-13 上传 | 大小：1.19mb | 下载：0

[VHDL编程] ExampleCode_DDS_AD9914

说明：AD9914是一款直接数字频率合成器(DDS)，内置一个12位数模转换器，目标工作速率最高达3.5 GSPS。(The AD9914 is a direct digital synthesizer (DDS) featuring a 12-bit DAC. The AD9914 uses advanced DDS technology, coupled with an internal high speed, high perfor
<一点闲情 > 在 2024-11-13 上传 | 大小：58kb | 下载：0

[VHDL编程] 出租车

说明：可以实现计费功能，与距离。已经仿真过可以使用(Billing function and distance can be realized.It has been simulated and can be used)
<包子2515 > 在 2024-11-13 上传 | 大小：237kb | 下载：0

[VHDL编程] shumaguan

说明：用于数字码与扫描显示数码的解算 可修改运算过程来适配所需要的输入数据格式(It can be used to modify the operation process of digital code and scanning digital display to adapt the input data format)
<1.8cm > 在 2024-11-13 上传 | 大小：1kb | 下载：0