[VHDL编程] m60component20161109

说明：用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用，并使用了分块模式(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly, and the use of sub block mode)
<风行者199765 > 在 2024-11-12 上传 | 大小：273kb | 下载：0

[VHDL编程] ad

说明：这是用vhdl语言实现ad转换的源码，用quartus实现。(ad transform using vhdl)
<JJJJJJJJJ > 在 2024-11-12 上传 | 大小：658kb | 下载：0

[VHDL编程] F0501

说明：汽车VCU控制器测试工装的程序，STM32单片机扩展总线读写FPGA内部RAM，DDS方式产生PWM，PWM频率，脉宽测量功能(Automotive VCU controller test tooling procedures, STM32 microcontroller expansion bus read and write FPGA, the internal RAM, DDS way to generate PWM, PWM f
<nan211 > 在 2024-11-12 上传 | 大小：7.32mb | 下载：0

[VHDL编程] FPGA-频率计（等精度测频+SPI通信）

说明：本程序采用FPGA编程，实现等精度测频的程序，并且有实现SPI通信的程序。(This procedure uses FPGA programming, such as precision frequency measurement procedures, and to achieve SPI communication procedures.)
<默默离开了 > 在 2024-11-12 上传 | 大小：1.35mb | 下载：0

[VHDL编程] UDP_verilog

说明：Implemented with verilog UDP protocols, including arp, udp, ip fragmentation protocol, etc.
<sunhaichaook@163.com> 在 2017-07-13 上传 | 大小：16.61kb | 下载：0

[VHDL编程] main

说明：嵌入式系统加密的FPGA实现源码，可直接用于工程(Embedded system encryption FPGA implementation source code, can be used directly for the project)
<松哥HIT > 在 2024-11-12 上传 | 大小：3.24mb | 下载：0

[VHDL编程] mcu_led2

说明：基于vivado平台，使用microblaze搭建一个小系统，并能点亮led(Based on the vivado platform, the use of MicroBlaze to build a small system, and can light LED)
<D蒙 > 在 2024-11-12 上传 | 大小：66.33mb | 下载：0

[VHDL编程] MCPU

说明：多周期CPU的verilog代码，用vivado可以仿真出波形(multi-cycle CPU by verilog and using vivado to simulate.)
<Lsinger > 在 2024-11-12 上传 | 大小：5.6mb | 下载：0

[VHDL编程] khatd

说明：It comprises aircraft flight attitude control, such as slip angle, tilt angle, roll angle, pitch angle, Including AHP, factor analysis, regression analysis, cluster analysis, Face Recognition light treatment method.
<bradab > 在 2024-11-12 上传 | 大小：7kb | 下载：0

[VHDL编程] fir

说明：fir 滤波器的程序文件和测试文件，仿真数据和matlab仿真数据进行过比对，matlab采用fdatool生成的低通滤波器，采样率为24兆，通带2.5M，截止频率为5M(FIR filter program files and test files, simulation data and MATLAB simulation data have been compared, Matlab using FDATool generated
<星皓 > 在 2024-11-12 上传 | 大小：3.83mb | 下载：0

[VHDL编程] seg7

说明：verilog HDL编写的FPGA定时器并用数码管显示(Verilog HDL prepared by the FPGA timer and digital display)
<abc编程 > 在 2024-11-12 上传 | 大小：3.42mb | 下载：0

[VHDL编程] ALTERA几个下载方式的介绍

说明：介绍ALTERA几种下载方式。主要有JTAG,AS,JIC这几种方式(Introduce ALTERA several download methods.)
<hans1025 > 在 2024-11-12 上传 | 大小：1.08mb | 下载：0