[VHDL编程] booth

说明：16位booth乘法器的实现：先将被乘数的最低位加设一虚拟位。开始虚拟位变为零并存放于被乘数中，由最低位与虚拟位开始，一次判定两位，会有4种判定结果。(The 16 bit booth multiplier to achieve: first the least significant bit is added with a virtual position. Start a virtual becomes zero and store
<药 > 在 2024-10-09 上传 | 大小：1024 | 下载：0

[VHDL编程] UART1

说明：可直接用于zedboard上的串口通信，利用zynq7000的pl部分实现一个简单的UART串口通信(Can be used directly on the zedboard serial communication, the use of zynq7000 PL part of the realization of a simple UART serial communication)
<奥卡姆剃刀 > 在 2024-10-09 上传 | 大小：219136 | 下载：0

[VHDL编程] time_zh_4

说明：按键选择状态，6位数码管显示，有闹钟、整点报时功能，时间可调(Button selection status, 6 digital display, alarm clock, the whole point timekeeping function, time adjustable)
<yueque > 在 2024-10-09 上传 | 大小：4353024 | 下载：0

[VHDL编程] 键盘实验文件_modify

说明：键盘数据读取，并显示在数码管上，速度可达到100M频率(Read the keyboard data, and display on the digital tube, frequency speed can reach 100M)
<B_button > 在 2024-10-09 上传 | 大小：12288 | 下载：0

[VHDL编程] zhong5

说明：Basys2开发板上烧写后，可在LCD1602显示屏上动态显示年月日时分秒和温度值，并且可以手动设置闹钟和温度上下限，越限报警。(Basys2 development board programmer, can dynamically display the date when the minutes and seconds and temperature on the LCD1602 screen, and you can manua
<陈诚 > 在 2024-10-09 上传 | 大小：2081792 | 下载：0

[VHDL编程] JTAG_Example0_Verilog

说明：一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v This file is part of the JTAG Test Access Port (TAP) http://www.opencores.org/projects/jtag/ Author(s): Igor Mohor (igorm@opencores.org))
<ZhouGuofei > 在 2024-10-09 上传 | 大小：386048 | 下载：0

[VHDL编程] ARM JTAG Debug

说明：这篇文章主要介绍 ARM JTAG 调试的基本原理。 基本的内容包括了 TAP (TEST ACCESS PORT) 和 BOUNDARY-SCAN ARCHITECTURE 的介绍， 在此基础上， 结合 ARM7TDMI 详细介绍了的 JTAG 调试原理。(OPEN-JTAG Development Group.)
<ZhouGuofei > 在 2024-10-09 上传 | 大小：462848 | 下载：0

[VHDL编程] Lab3

说明：Use this code to practice zynq library
<suni > 在 2024-10-09 上传 | 大小：6144 | 下载：0

[VHDL编程] SPI-Master-master

说明：Use code for Maser SPI
<suni > 在 2024-10-09 上传 | 大小：12288 | 下载：0

[VHDL编程] 2015_2_zynq_labdocs_pdf

说明：These are bocks for Zynq FPGA
<suni > 在 2024-10-09 上传 | 大小：4504576 | 下载：0

[VHDL编程] eda

说明：直接数字频率 相位累加器 寄存器 lpm_rom(Based on VHDL+ FPGA design of the DDS signal has been through mode)
<丢丢的人生 > 在 2024-10-09 上传 | 大小：200704 | 下载：0

[VHDL编程] UART

说明：uart 的verilog源码，希望对大家有用！(UART Verilog source hope useful for all!)
<qcleo > 在 2024-10-09 上传 | 大小：1024 | 下载：0