[VHDL编程] adder8

说明：8位加法器源代码，vivado实现编写。-8 adder Source, vivado achieve write.
<xp> 在 2024-11-17 上传 | 大小：451kb | 下载：0

[VHDL编程] cycle-dig

说明：数码管的动态显示有区别与静态显示 适合初学者学习 通俗易懂 更简化的程序 -Dynamic digital tube showed the difference between static display easy to understand for beginners to learn more streamlined procedures
<啧啧啧> 在 2024-11-17 上传 | 大小：382kb | 下载：0

[VHDL编程] chpt5

说明：This presentation discusses BCH codes which are a certain type of error correction codes that is extensively used in Digital Communications. The understanding of BCH codes and its generation requires a good background in
<aaststudents> 在 2024-11-17 上传 | 大小：103kb | 下载：0

[VHDL编程] Tetris-VHDL

说明：利用FPGA和VGA显示器实现的俄罗斯方块游戏。 使用VHDL语言和Xilinx开发。-Using FPGA and VGA monitor to develop a Tetris game. Developed using VHDL language and Xilinx .
<彭铭仕> 在 2024-11-17 上传 | 大小：3.79mb | 下载：0

[VHDL编程] xulie

说明：序列检测，检测出序列11010后亮灯，文件是用verilog编写的-Sequence detection, after detecting a sequence of 11010 lighting, files are written with verilog
<夏冬青> 在 2024-11-17 上传 | 大小：344kb | 下载：0

[VHDL编程] spi_verilog

说明：在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to
<michael> 在 2024-11-17 上传 | 大小：8kb | 下载：0

[VHDL编程] CNT4

说明：四进制加法计数器，带有异步复位功能。还有同步置数，自己可以稍作修改-Quaternary adding counter
<曾> 在 2024-11-17 上传 | 大小：165kb | 下载：0

[VHDL编程] Buffer

说明：parametrizable register and mux in VHDL of data rage, using std_logic_vector type
<Felipe> 在 2024-11-17 上传 | 大小：2kb | 下载：0

[VHDL编程] wgsph_lab

说明：DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog -DDFS Verilog DDFS Verilog DDFS Verilog DDFS Verilog DDFS VerilogDDFS VerilogDDFS Verilog
<Mohit> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] ETH_SRC

说明：网络接口源码实现，使用的是Verilog语言-ethernet Verilog
<王长友> 在 2024-11-17 上传 | 大小：1.2mb | 下载：0

[VHDL编程] LVDS_SRC

说明：实现LDVS接口数据接收 含有协议结构以及处理-lvds Verilog 512 fr a me
<王长友> 在 2024-11-17 上传 | 大小：434kb | 下载：0

[VHDL编程] uart_control

说明：uart控制 串口控制 top层接口 总控制-uart contrl Verilog
<王长友> 在 2024-11-17 上传 | 大小：1kb | 下载：0