[VHDL编程] ISE

说明：设计一4位比较器,画出门级电路图,用verilog语言完成设计。-Design a four comparators, drawing out level circuit diagram, complete the design using verilog language.
<李元月> 在 2024-10-13 上传 | 大小：238592 | 下载：0

[VHDL编程] demo11

说明：实现一个8bit计数器 复位时计数值为8‘hF0 复位后，计数器实现累加操作，步长为1，计数值达到8‘hFF后，从0开始继续计数 每0.5秒左右计数值加1 -Implementing a 8bit counter is reset when the count value 8' hF0 reset the counter for accumulator operation, in steps of 1, after
<李元月> 在 2024-10-13 上传 | 大小：301056 | 下载：0

[VHDL编程] 16FFT

说明：Xilinx的16点傅里叶分析，内有详细说明-The xFFT16 fast Fourier transform (FFT) Core computes a 16-point complex FFT. The input data is a vector of 16 complex values represented as 16-bit 2’s complement numbers – 16-bits for each of
<我是谁> 在 2024-10-13 上传 | 大小：739328 | 下载：0

[VHDL编程] 1024FFT

说明：Xilinx的1024点傅里叶分析，内有详细说明-The xFFT1024 fast Fourier transform (FFT) Core computes a 1024-point complex FFT. The input data is a vector of 1024 complex values represented as 16-bit 2’s complement numbers – 16-bits for
<我是谁> 在 2024-10-13 上传 | 大小：700416 | 下载：0

[VHDL编程] CRC

说明：赛灵思的循环冗余校验（CRC），内服详细说明-The Cyclic Redundancy Check (CRC) is a checksum technique for testing data reliability and correctness. This application note shows how to implement Configurable CRC Modules with LocalLink inte
<我是谁> 在 2024-10-13 上传 | 大小：210944 | 下载：0

[VHDL编程] i2cBUS

说明：Altera的I2C总线FPGA程序，内有详细使用说明- The I2C Controller is available in VHDL and is optimized for the Altera® APEX™ , Stratix® , and Cyclone™ device families. All of the register addresses are defined as
<我是谁> 在 2024-10-13 上传 | 大小：2252800 | 下载：0

[VHDL编程] IO

说明：基于NEXYS4 和ISE14.7开发的并行IO接口设计，达到数码管滚动显示数字的功能-NEXYS4 and ISE14.7 developed parallel IO interface based, to the digital display digital scroll function
<叶爽> 在 2024-10-13 上传 | 大小：109568 | 下载：0

[VHDL编程] e1

说明：清华大学电子系 组合逻辑实验 包括多路选择器设计，译码器设计，4位加法器设计-Tsinghua University, Department of Electronics, combinational logic experimental design includes multiplexer, decoder design, four adder design
<夏冬> 在 2024-10-13 上传 | 大小：6493184 | 下载：0

[VHDL编程] s5

说明：清华大学电子系 时序逻辑实验报告 包括：触发器设计，计数器设计，累加器设计，序列检测器设计/有限状态机实现-Tsinghua University, Department of Electronics, sequential logic test report include: trigger design, counter design, accumulator design, the sequence detector desi
<夏冬> 在 2024-10-13 上传 | 大小：4785152 | 下载：0

[VHDL编程] e8

说明：清华大学电子系 数字钟设计实验报告（第8个实验）-Tsinghua University, Department of Electronics, digital clock design lab report (Article 8 experiments)
<夏冬> 在 2024-10-13 上传 | 大小：3476480 | 下载：0

[VHDL编程] e10

说明：清华大学电子工程系 帧同步器设计实验报告 起始状态定为失步态，通过帧同步码来判断帧的正确性。判断正确则进入预同步态。然后再连续判断两次帧同步码，正确则进入同步态。如果随后的帧的帧头是错误的，则进入保持态以防误码造成的错误。只有在连续发现三次帧头错误才返回失步态。-Electronic Engineering, Tsinghua University, fr a me synchronizer design experiments s
<夏冬> 在 2024-10-13 上传 | 大小：2575360 | 下载：0

[VHDL编程] e12HDB3

说明：清华大学电子工程系 HDB3实验报告 包括：M序列发生器，编码器，解码器-Electronic Engineering, Tsinghua University HDB3 lab report include: M sequence generator, encoders, decoders
<夏冬> 在 2024-10-13 上传 | 大小：5929984 | 下载：0