[VHDL编程] final-2

说明：数字信号系统设计，使用VHDL进行模拟信用卡的使用，存钱，取钱-Digital signal system design, simulation using VHDL use of credit cards, to save money. . .
<李媛媛> 在 2025-01-21 上传 | 大小：1.05mb | 下载：0

[VHDL编程] hospital

说明：数字系统设计，模拟医院场景，使用VHDL语言完成医院的相应功能-Digital system design, simulation hospital scenes, using VHDL language to complete the hospital' s corresponding function
<李媛媛> 在 2025-01-21 上传 | 大小：4.64mb | 下载：0

[VHDL编程] tushuguan

说明：数字系统设计，模拟图书馆场景，使用VHDL完成相应的图书馆的相应功能-Digital system design, simulation library scene, using VHDL complete the appropriate corresponding function library
<李媛媛> 在 2025-01-21 上传 | 大小：304kb | 下载：0

[VHDL编程] vending-machine

说明：自动售货机，5角1元输入，三种饮料输出，余额不足或售完会闪烁相关信息。-THis is a simulator of Vending Machine on Basys2 in verilog. 5jiao and 1yuan as input, 3 chioces for drinks. If all are sold out or more money is need, corresponding signals will flash
<> 在 2025-01-21 上传 | 大小：5kb | 下载：0

[VHDL编程] simple-pipeLine-CPU

说明：简单的流水线CPU实现，基于MIPS指令集。-Simple pipelined CPU implementation, based on the MIPS instruction set.
<> 在 2025-01-21 上传 | 大小：7kb | 下载：0

[VHDL编程] stepper-motor-control

说明：stepper motor control
<chuweii> 在 2025-01-21 上传 | 大小：240kb | 下载：0

[VHDL编程] t_sensor

说明：数字温度计的Verilog实现，有时钟控制模块，显示模块，温度计控制模块。-digital temperature sensor
<刘昊> 在 2025-01-21 上传 | 大小：3.2mb | 下载：0

[VHDL编程] DDS_DAC0832

说明：基于verilogHDL语言DDS波形产生的程序，利用AD3092进行数据转换的-DDS-based waveform generation program verilogHDL language, using AD3092 data conversion
<daisy> 在 2025-01-21 上传 | 大小：671kb | 下载：0

[VHDL编程] fft_8

说明：基二8点fftverilog实现。经过modelsim仿真通过-Base 2 fftverilog implementation at 8 o clock. Go through the modelsim simulation
<王坤> 在 2025-01-21 上传 | 大小：47kb | 下载：0

[VHDL编程] _4to2

说明：基于verilog编写的4线2线编码器，在板子上直接运行，相应引脚自己配置-Verilog prepared based 2-wire 4-wire encoders, running directly on the board, the corresponding pin their allocation
<maxruan> 在 2025-01-21 上传 | 大小：1.04mb | 下载：0

[VHDL编程] clock

说明：基于verilog的数字钟源代码，有详细的注释，而且功能齐全-Based verilog digital clock source code, detailed notes, and full-featured
<maxruan> 在 2025-01-21 上传 | 大小：4.12mb | 下载：0

[VHDL编程] 3-8

说明：基于verilog的3—8译码器，设计简单，程序清晰易懂-Based verilog 3-8 decoder design is simple, clear and understandable procedures
<maxruan> 在 2025-01-21 上传 | 大小：868kb | 下载：0