[VHDL编程] VoteSystem

说明：实现计分功能 可以通过不同的按键打不通的分数-Scoring functions I couldn t get through the scores by different keys
<hhh> 在 2025-01-21 上传 | 大小：1.77mb | 下载：0

[VHDL编程] Verilog-HDL-based-signal-generator

说明：应用Verilog进行编写四种波形发生的程序，并结合DE2板与DVCC实验板上的D/A转换器在示波器显示出波形。初步了解Verilog的编程及DE2板的应用，加强对其的实际应用操作能力。-Verilog waveform application process for the preparation of the four occurred, combined with D DE2 board and DVCC experimental
<秦雯> 在 2025-01-21 上传 | 大小：346kb | 下载：0

[VHDL编程] miaobiao-design_Verilog_HDL

说明：秒表有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数，并显示所计的数字；另一个是清零按钮，当按下此按钮时，秒表清零。在数码管上采用动态扫描显示输出。-Stopwatch has two function buttons: one button count and stop counting when the first time you press this button, the
<秦雯> 在 2025-01-21 上传 | 大小：27kb | 下载：0

[VHDL编程] XO2_RAM

说明：Lattice XO2系列内部RAM使用源码-Lattice XO2 RAM
<周晓军> 在 2025-01-21 上传 | 大小：513kb | 下载：0

[VHDL编程] RS9600

说明：这是用FPGA实现的RS232通信接口程序，波特率为9600，由于RS232的波特率是有容差的，因此该对时序做了专门的优化，以确保接收到正确的数据，（因为用FPGA做接口和协议是大材小用了，而且比较麻烦）-This is achieved using FPGA RS232 communication interface program, 9600, due to the RS232 baud rate is tolerance, so
<东方泓> 在 2025-01-21 上传 | 大小：6.35mb | 下载：0

[VHDL编程] DDS-SU

说明：本程序采用了FPGA来控制DDS，采用并行方式，时序配置正确，成功地控制了DDS。可以作为初学者的参考。-DDS can produce all types and frequency and various amplitude modulated signals, but also to ensure the continuous phase, so it is widely used, but there may be doubt
<东方泓> 在 2025-01-21 上传 | 大小：4.87mb | 下载：0

[VHDL编程] EDAandVHDL1

说明：包含本系列第一部分内容，详细介绍了FTGA、CPLD、VHDL的概念和CPLD硬件特性与编程技术 -The first part of this series contains a detailed descr iption of the FTGA, CPLD, VHDL concepts and CPLD hardware features and programming techniques
<周宏豪> 在 2025-01-21 上传 | 大小：4.92mb | 下载：0

[VHDL编程] EDAandVHDL2

说明：包含本系列的第二部分，详细介绍了VHDL的总体情况并简单举例和Quartus II 使用方法。-The second part of this series contains a detailed descr iption of the overall situation and a simple example VHDL and Quartus II use.
<周宏豪> 在 2025-01-21 上传 | 大小：1.5mb | 下载：0

[VHDL编程] EDAandVHDL3

说明：包含本系列的第三部分内容，详细介绍了VHDL状态机的概念及其使用和16位CISC CPU设计。-The third part contains the contents of this series, detailing the concept and its use of 16-bit CISC CPU design and VHDL state machine.
<周宏豪> 在 2025-01-21 上传 | 大小：1.03mb | 下载：0

[VHDL编程] EDAandVHDL4

说明：包含本系列的第四部分内容，详细介绍了VHDL如何编程，包括VHDL的语句和结构，举例丰富。-The fourth part of this series contains the contents, detailing how VHDL programming, including statements and structural VHDL, for example rich.
<周宏豪> 在 2025-01-21 上传 | 大小：1.19mb | 下载：0

[VHDL编程] vgachar

说明：VGA显示字符,自己试验过，完全可以用，是verilog的-VGA display characters
<zhangqi> 在 2025-01-21 上传 | 大小：403kb | 下载：0

[VHDL编程] dds-veilog

说明：既可以通过计算机发送数据产生各种波形，又可以手动设置生成-Both can generate various waveforms to send data through the computer, and can be set manually generate
<张鑫鑫> 在 2025-01-21 上传 | 大小：1.23mb | 下载：0