资源列表
[VHDL编程] uart_loop
说明:串口通信,采用verilog实现串口通信程序-uart,Serial communication<zhouqianfei> 在 2025-01-23 上传 | 大小:391kb | 下载:0
[VHDL编程] COSTAS_LOOP
说明:使用ISE12.1编写的Costas环,用于载波恢复,直接使用了IP核中的FIR和DDS模块-Use ISE12.1 written Costas loop for carrier recovery, the direct use of the IP core of FIR and DDS module<nike> 在 2025-01-23 上传 | 大小:1kb | 下载:0
[VHDL编程] collectdata_top
说明:视频数据通过SAA7113芯片,转换成数字信号,数据采集verilog代码-SAA7113 data collect verilog code<孙学斌> 在 2025-01-23 上传 | 大小:1kb | 下载:0
[VHDL编程] 3.weigt-pattern-gen
说明:this IEEE based Vhdl Project accumlator based 3-weight pattern-this is IEEE based Vhdl Project accumlator based 3-weight pattern<parashu> 在 2025-01-23 上传 | 大小:14.83mb | 下载:0
[VHDL编程] AES_Enc_Dec_Final_Delivary
说明:this is IEEE vased nerwork project<parashu> 在 2025-01-23 上传 | 大小:3.87mb | 下载:0
[VHDL编程] CIC_4ORDER
说明:4阶24倍抽取CIC滤波器的verilogHDL源代码,仿真测试代码及相关资料-4-order CIC decimation filter 24 times verilogHDL source code, simulation test code and related information<丛梦龙> 在 2025-01-23 上传 | 大小:3.46mb | 下载:0