[VHDL编程] div_clk

说明：verilog实现任意时钟分频，简单明了，打开modelsim-change directroy-do sim .do 即可-Achieve any clock divider, simple, open modelsim-change directroy-do sim. Do to
<> 在 2025-01-31 上传 | 大小：40kb | 下载：0

[VHDL编程] fsm_seq_det

说明：verilog 状态机实现序列检测。简单明了，打开modelsim-change directory -do sim.do 即可-State machine sequence detection.
<> 在 2025-01-31 上传 | 大小：52kb | 下载：0

[VHDL编程] clk

说明：五分频时钟的产生,分为两个，一个是不带边缘检测，另外一个带边缘检测-Fifth generation of the clock frequency is divided into two, one is a non-edge detection, and the other with edge detection
<凌紫萱> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] Rs232Memory

说明：使用ram 进行rs232 通信 非常实用-Using ram for rs232 communication
<wang> 在 2025-01-31 上传 | 大小：413kb | 下载：0

[VHDL编程] 16bit_ram

说明：利用vhdl语言在fpga实现十六位的ram 使用非常方便-Using vhdl fpga implementation sixteen languages ​ ​ in the ram is very convenient to use
<wang> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] ramipcore

说明：使用vhdl 语言在fpga环境下实现ram ip core-Environment in fpga vhdl language used to achieve ram ip core
<wang> 在 2025-01-31 上传 | 大小：26.74mb | 下载：0

[VHDL编程] spramipcore

说明：使用vhdl语言在fpga环境下实现ip core spram-Environment in fpga vhdl language used to achieve ip core spram
<wang> 在 2025-01-31 上传 | 大小：2.73mb | 下载：0

[VHDL编程] DE2_115_IR

说明：Verilog IR Receiver decodes and process signal through FPGA and display on the 7-segment displays in hrxadecimal format.
<KWIer> 在 2025-01-31 上传 | 大小：113kb | 下载：0

[VHDL编程] DE2_115_SD_Card_Audio_Player

说明：FPGA project demonstrate how to play music stored on SD card via WM8731 Audio Codec
<KWIer> 在 2025-01-31 上传 | 大小：2.27mb | 下载：0

[VHDL编程] DE2_115_Synthesizer

说明：FPGA implementation of simple Multi-tone Electronic Keyboard using DE2-115 board with a PS/2 keyboard and speaker
<KWIer> 在 2025-01-31 上传 | 大小：259kb | 下载：0

[VHDL编程] jiaotongdeng

说明：FPGA 交通灯控制器 基于fpga 已经仿真验证请放心下载-FPGA traffic light controller
<h> 在 2025-01-31 上传 | 大小：296kb | 下载：0

[VHDL编程] shuzipaobiao

说明：数字跑表 已经验证 请放心下载 基于fpga-Digital stopwatch has been verified, please rest assured download
<h> 在 2025-01-31 上传 | 大小：49kb | 下载：0