[VHDL编程] FREQMODN

说明：描述在verilog中除頻電路的verilog代碼-Described in verilog verilog code divider circuit
<sheng> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] Digital-frequency-meter

说明：用VHDL完成12位十进制数字频率计的设计及仿真-Using VHDL completed 12 decimal digits frequency of the design and simulation
<wuyuezhen> 在 2025-01-31 上传 | 大小：428kb | 下载：0

[VHDL编程] FPGA--TRAFFIC-LIGHT-LIN

说明：FPGA的VHDL程序课程设计。智能交通灯，可以使四路有效灯实现交叉交通警报提示。-FPGA VHDL program curriculum design. Intelligent traffic lights, you can make four lights to achieve effective cross-traffic alert notification.
<linyuanxin> 在 2025-01-31 上传 | 大小：27.78mb | 下载：0

[VHDL编程] UART-FPGA

说明：verilog的UART通信，解决了接受过程中的毛刺问题，将接受和发送两个过程独立开来-The UART verilog communication, solve problems receiving glitches during the process of receiving and sending two separate open
<shenxudong> 在 2025-01-31 上传 | 大小：9.47mb | 下载：0

[VHDL编程] modelsim

说明：modelsim的初学教程，quartus10以上的版本不自带时序仿真，modelsim仿真好用-modelsim beginner tutorials, quartus10 above version does not own timing simulation, modelsim simulation handy
<张明想> 在 2025-01-31 上传 | 大小：379kb | 下载：0

[VHDL编程] smg_8

说明：基于verilog HDL预言的8段数码管驱动程序，模块化-Predictions based on verilog HDL 8 digital tube driver, modular
<张明想> 在 2025-01-31 上传 | 大小：104kb | 下载：0

[VHDL编程] 21_ds1302

说明：基于verilog HDL语言的模块程序，用于驱动ds1302时钟芯片-Based on verilog HDL language module program for driving ds1302 clock chip
<张明想> 在 2025-01-31 上传 | 大小：4.28mb | 下载：0

[VHDL编程] signed_integer_divider_latest.tar

说明：VERILOG IMPLEMENTATION OF SIGNED INTEGER DIVIDER
<ANNIYAN> 在 2025-01-31 上传 | 大小：7kb | 下载：0

[VHDL编程] fbas_encoder_latest.tar

说明：FPGA BASELINE ENCODER (jpeg mpeg)
<ANNIYAN> 在 2025-01-31 上传 | 大小：224kb | 下载：0

[VHDL编程] hello_world

说明：简单的控制FPGA能在上面运行的哦，采用sopc技术niosii。-fpga sopc
<成员> 在 2025-01-31 上传 | 大小：6.76mb | 下载：0

[VHDL编程] CME3000FPGADevelopment-

说明：针对京微雅阁的CME300 FPGA教程，里面有几个例程，并附有源代码，初学者可尽快入门。-For Beijing micro Accord CME300 FPGA tutorial, there are a few routines, with source code, beginners can start as soon as possible.
<yy> 在 2025-01-31 上传 | 大小：1.25mb | 下载：0

[VHDL编程] fdiv7

说明：程序实现对输入时钟信号的7分频，程序采用两个计数器，一个由输入时钟的上升沿触发，另一个由时钟的下降沿触发，最后将2个计数器的输出相或，即得到占空比为50 的方波。-Program realizes frequency devision-by-7 of the input clock signal , the program uses two counters, one triggered by the rising edge of th
<沈湛> 在 2025-01-31 上传 | 大小：31kb | 下载：0