[VHDL编程] jiancedianlu

说明：功能是检测出串行输入数据Sin中的4位二进制序列0101（自左至右输入），当检测到该序列时，输出Out=1；没有检测到该序列时，输出Out=0。-Function is to detect the serial input data Sin the 4-bit binary sequence 0101 (from left to right input), when the sequence is detected, the outpu
<wancaihong> 在 2025-04-23 上传 | 大小：301kb | 下载：0

[VHDL编程] 4weiquanjiaqi

说明：4位全加器由3个模块构成。首先，通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder，接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder，最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component in
<wancaihong> 在 2025-04-23 上传 | 大小：393kb | 下载：0

[VHDL编程] shuzihongdianlu

说明：数字钟电路的实现，可以24小时计时，可调整时间！-Digital clock circuit implementation, a 24-hour timer, adjustable time!
<wancaihong> 在 2025-04-23 上传 | 大小：367kb | 下载：0

[VHDL编程] qicehweideng

说明：汽车尾灯控制电路的设计，正常行驶时，6个尾灯全灭，刹车时，尾灯按一定频率闪烁，左转时，左侧灯轮流闪烁，右转时，右侧的灯轮流闪烁。-Control circuit design taillights, normal driving, six taillights Quanmie, brake, tail lights flashing at a certain frequency, turn left, turn left flashin
<wancaihong> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] PHA

说明：Verilog编写的两路信号的相位测量相关内容，可计算两路信号的相位差，及当前频率-Verilog prepared by the two-way signal phase measurements related content, calculate the phase difference between two signals, and the current frequency
<常艺> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Latch

说明：閂鎖器在FPGA的代表 使用verilog HDL-Latch on behalf of the FPGA using verilog HDL
<sheng> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] FREQMODN

说明：描述在verilog中除頻電路的verilog代碼-Described in verilog verilog code divider circuit
<sheng> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] Digital-frequency-meter

说明：用VHDL完成12位十进制数字频率计的设计及仿真-Using VHDL completed 12 decimal digits frequency of the design and simulation
<wuyuezhen> 在 2025-04-23 上传 | 大小：428kb | 下载：0

[VHDL编程] FPGA--TRAFFIC-LIGHT-LIN

说明：FPGA的VHDL程序课程设计。智能交通灯，可以使四路有效灯实现交叉交通警报提示。-FPGA VHDL program curriculum design. Intelligent traffic lights, you can make four lights to achieve effective cross-traffic alert notification.
<linyuanxin> 在 2025-04-23 上传 | 大小：27.78mb | 下载：0

[VHDL编程] UART-FPGA

说明：verilog的UART通信，解决了接受过程中的毛刺问题，将接受和发送两个过程独立开来-The UART verilog communication, solve problems receiving glitches during the process of receiving and sending two separate open
<shenxudong> 在 2025-04-23 上传 | 大小：9.47mb | 下载：0

[VHDL编程] fdiv7

说明：程序实现对输入时钟信号的7分频，程序采用两个计数器，一个由输入时钟的上升沿触发，另一个由时钟的下降沿触发，最后将2个计数器的输出相或，即得到占空比为50 的方波。-Program realizes frequency devision-by-7 of the input clock signal , the program uses two counters, one triggered by the rising edge of th
<沈湛> 在 2025-04-23 上传 | 大小：31kb | 下载：0

[VHDL编程] AD0809

说明：ADC0809是8位AD转换器，片内有8路模拟开关，可控制8个模拟量中的1个进入转换器中，完成一次转换的时间约100us。-ADC0809 is 8-bit AD converter, In the chip, there are 8-channel analog switches that can control one of eight analog quantity into converter, the time of a co
<沈湛> 在 2025-04-23 上传 | 大小：30kb | 下载：0