[VHDL编程] UART_VERILOG

说明：该程序实现在ALTERA FPGA 上使用VERILOG HDL语言实现串口通信。-The program in ALTERA FPGA VERILOG HDL language used on serial communication.
<ccy> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] sram_test

说明：is61lv25616简单的verilog程序，完成sram读写-is61lv25616 simple verilog program, complete sram read and write
<yang> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] tlc549

说明：使用tlc549实现ad变换并在led上显示出来-Use tlc549 achieve ad transform and led on display
<李永超> 在 2025-02-01 上传 | 大小：9kb | 下载：0

[VHDL编程] YIWEIJICUNQI

说明：两种移位寄存器的设计，分别为通用移位寄存器跟桶形移位寄存器-Two kinds of shift register design, namely, universal shift register with the barrel shifter
<李永超> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] CHUANKOU

说明：通过对时钟分频，串口接收和发送以及串口调试程序的编写实现数据的接受和发送-Through the clock divider, and a serial port receive and transmit serial debugging procedures for the preparation of the receiving and sending data
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[VHDL编程] shixuzhuangtaiji

说明：通过verilog hdl语言实现对时序状态机的编写-By verilog hdl language for writing timing state machine
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[VHDL编程] JIFENLBOQI

说明：通过verilog hdl语言完成对积分梳妆滤波器的设计-By verilog hdl language used to complete the design of the integrator comb filter
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[VHDL编程] RS

说明：通过verilog hdl语言实现RS编码器与译码器的设计-Verilog hdl language through the RS encoder and decoder design
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[VHDL编程] chengfaqi

说明：通过verilog hdl语言实现伽罗华域GF（q）乘法器设计-By verilog hdl language Galois field GF (q) Multiplier
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[VHDL编程] SUANSHUJISUAN

说明：通过verilog hdl实现加法器乘法器，除法器的设计-Achieved through verilog hdl adder multiplier, divider design
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[VHDL编程] data

说明：通过verilog hdl实现对数据的比较，分配器选择-Verilog hdl achieved through the comparison of the data, the distributor selection
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[VHDL编程] Digital-clock

说明：数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能：1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能-Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24
<苏婧> 在 2025-02-01 上传 | 大小：490kb | 下载：0