[VHDL编程] uart-project

说明：uart verilog zzpoifeow fwpoep wf wpo fpw pdfikwpoe e opfewiepfow [efkpow f pkw[fpkdw[kef[w fkepowkf[ok[ew f[pekwp fpoefi[wie-UART verilog
<silena> 在 2025-02-03 上传 | 大小：586kb | 下载：0

[VHDL编程] config

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] revisions-sur-la-conception-VHDL

说明：cours VHDL comment on va apprendre la programmation vhdl
<neggaoui> 在 2025-02-03 上传 | 大小：123kb | 下载：0

[VHDL编程] defuzzification

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] fuzzification

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] fuzzy_rulebase

说明：cher la MPPT d un panneau photovoltaï que -chercher la MPPT d un panneau photovoltaï que
<neggaoui> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] 1_wire

说明：基于niosII设计的ds18b20控制温度设计，能在开发板上实现。-Based on niosII design ds18b20 temperature control design can be achieved in the development board.
<牛虻> 在 2025-02-03 上传 | 大小：7.51mb | 下载：0

[VHDL编程] parity

说明：Eight bit Parity generator in verilog with Mux Generador de paridad de ocho bits con multiplexor
<megasdra> 在 2025-02-03 上传 | 大小：2kb | 下载：0

[VHDL编程] Control_Display

说明：Controlador de display siete segmentos en verilog El archivo contiene selector decodificador multiplexor y archivo para simulacion Sevent segment dispay controler in verilog for basys nexys2 nexys3 fpga boards This
<megasdra> 在 2025-02-03 上传 | 大小：3kb | 下载：0

[VHDL编程] dds

说明：dds控制，产生各种类型的信号，用状态机实现。-DDS control, to produce various types of signal, state machine implementation.
<yutao> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] youxianpaidui

说明：CPLD/FPGA开发常用程序，用CPLD实现可编程逻辑电路，优先排队电路编程实现-CPLD/FPGA development of common procedures, with CPLD programmable logic circuit, priority queuing circuit programming
<刘红喜> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] 4wei-ji-shu-qi

说明：4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk,
<刘红喜> 在 2025-02-03 上传 | 大小：3kb | 下载：0