[VHDL编程] the-PCIE-interface-design

说明：基于wishbone和端点IP的PCIE接口设计，介绍了PCIE硬核端点模块和wishbone总线规范，应用WHDL语言，编程实现了wishbone总线的主从端口-Based the PCIE interface design of the wishbone and the endpoint IP, PCIE hard core endpoint module and Wishbone bus specification, applic
<张轶> 在 2025-02-03 上传 | 大小：292kb | 下载：0

[VHDL编程] Microprocessor-Design-Vhdl

说明：微处理器设计的原理与实践_通过VHDL 英文版资料-microprocessor design principles and practices with VHDL
<Lang> 在 2025-02-03 上传 | 大小：4.16mb | 下载：0

[VHDL编程] Verilog_golden

说明：verilog 黄金参考指南，以首字母排列的索引方式介绍verilog语言的指令-Verilog Golden Reference Guide , first alphabetical index describes the Verilog language instruction
<Lang> 在 2025-02-03 上传 | 大小：460kb | 下载：0

[VHDL编程] mif_x

说明：fpga verilog HDl MIF 控制 read and write-fpga verilog HDl MIF contral read and write
<李> 在 2025-02-03 上传 | 大小：7.24mb | 下载：0

[VHDL编程] C3_8

说明：fpga verilog HDl 38译码器 组合逻辑电路-fpga Verilog HDL 38 decoder combinational logic circuit
<李> 在 2025-02-03 上传 | 大小：2.84mb | 下载：0

[VHDL编程] moore-FSM

说明：该程序描述并且模拟和实现了了一个摩尔有限状态机的功能和作用-The program describes the simulation and the function and role of a mole finite state machine
<Armstrong> 在 2025-02-03 上传 | 大小：11kb | 下载：0

[VHDL编程] three-FSM

说明：这个程序描述的是模拟并实现三个always的有限状态机的实例-This procedure describes the simulation and three always finite state machine instance
<Armstrong> 在 2025-02-03 上传 | 大小：11kb | 下载：0

[VHDL编程] Mealy-FSM

说明：这个程序描述的是模拟并实现了米里有限状态机的功能的实例-This procedure describes the simulation and Mealy finite state machine instance
<Armstrong> 在 2025-02-03 上传 | 大小：11kb | 下载：0

[VHDL编程] gray

说明：这个程序实现的是格雷码和二进制码的转换的问题的-This program is to achieve a Gray code and binary code conversion problems
<Armstrong> 在 2025-02-03 上传 | 大小：11kb | 下载：0

[VHDL编程] PluseMaker

说明：秒脉冲发生器 频率可调 带数码管显示 带约束文件 配合 Xilinx FPGA-Second pulse generator frequency is adjustable with digital display
<刘浩> 在 2025-02-03 上传 | 大小：3.93mb | 下载：0

[VHDL编程] PWM-design-Based-on-FPGA

说明：本设计是基于FPGA控制的PWM信号输出系统，以EP3C5E144C8芯片为核心，通过参考信号和输入信号在计数器中的比较来实现占空比、频率可调的脉冲宽度调制信号-The design is FPGA-based control of the PWM signal output system, to EP3C5E144C8 chip as the core, to achieve adjustable duty cycle, freque
<席晓明> 在 2025-02-03 上传 | 大小：6.4mb | 下载：0

[VHDL编程] miaobiao

说明：用VHDL编写的一个数字钟，可以完成计时功能。-VHDL prepared a digital clock, you can complete the timing function.
<*飞> 在 2025-02-03 上传 | 大小：616kb | 下载：0