资源列表

« 1 2 ... .41 .42 .43 .44 .45 3246.47 .48 .49 .50 .51 ... 4311 »

[VHDL编程liushuidanwei

说明:流水灯加单位数码管 流水灯自动来回流动,单位数码管自动计数-Light water units plus digital tube light water flow back and forth the unit digital tube automatic counting
<陈思> 在 2025-02-03 上传 | 大小:8kb | 下载:0

[VHDL编程anjiandanwei

说明:按键通过单位数码管显示 10个按键,不同的按键数码管上显示不同数字-Key unit digital tube display 10 keys, key digital tube display different figures
<陈思> 在 2025-02-03 上传 | 大小:410kb | 下载:0

[VHDL编程the-taxi-meter

说明:利用MAX plus10.2对所设计的出租车计费器的VHDL代码进行仿真,并在FPGA数字实验系统上实现了该控制。-The MAX plus10.2 the design of the taxi meter VHDL code simulation, and FPGA digital experimental system To implement the control. This is the decoding module
<陈小姐> 在 2025-02-03 上传 | 大小:496kb | 下载:0

[VHDL编程shuzipaidui

说明:3*3按键控制多位数码管,四位数码管上显示数字由大到小,按键控制移位-3* 3 keys to control a number of digital control, four digital tube display digital descending, key control shift
<陈思> 在 2025-02-03 上传 | 大小:402kb | 下载:0

[VHDL编程zuojiayoujian

说明:四位数码管左边两位自动增加,右边两位自动减少-Four digital tube left two increases, the right two automatically reduces
<陈思> 在 2025-02-03 上传 | 大小:338kb | 下载:0

[VHDL编程xapp199

说明:writing efficient testbenches
<rhythm> 在 2025-02-03 上传 | 大小:14kb | 下载:0

[VHDL编程A-4-bit-variable-modulus-counter

说明:用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下,实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器,计数器具有同步清零和暂停计数的功能。主频为50MHz,要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design.
<赵玉著> 在 2025-02-03 上传 | 大小:2kb | 下载:0

[VHDL编程VHDL-to-design-detector

说明:用VHDL语言设计一个序列“111010”的检测器和该序列的发生器-VHDL language " 111010" to design a sequence detector and the sequence generator
<赵玉著> 在 2025-02-03 上传 | 大小:1kb | 下载:0

[VHDL编程adsawfd

说明:用Verilog HDL设计3线-8线译码器,ena是译码器的使能控制端,当ena=1时译码器工作,ena=0时译码器被禁止,8个输出均为高电平 用Verilog HDL设计具有三态输出的8D锁存器。-3-to-8 line decoder, ENA is designed using Verilog HDL the decoder enable control terminal, when ena = 1 time decoder
<赵玉著> 在 2025-02-03 上传 | 大小:1kb | 下载:0

[VHDL编程ewgweg

说明:5959计时器及用数码管显示出来其中包括顶层程序和子程序-5959 timer and digital display including the top-level routines and subroutines
<赵玉著> 在 2025-02-03 上传 | 大小:2kb | 下载:0

[VHDL编程Digit_sys_proj-tbird

说明:T-bird LED by modelsim 6.5e
<seogwonyoon> 在 2025-02-03 上传 | 大小:1kb | 下载:0

[VHDL编程UDP

说明:这是用Verilog HDL编写的程序 利用UDP方法实现四位加法器-This is written in Verilog HDL programs Use UDP method four adder
<姚远> 在 2025-02-03 上传 | 大小:43kb | 下载:0
« 1 2 ... .41 .42 .43 .44 .45 3246.47 .48 .49 .50 .51 ... 4311 »

源码中国 www.ymcn.org