[VHDL编程] 116128LEDDS136

说明：16128的LED点阵，程序和原则的地图平， DDs1302 18 B20,可以直接使用。 -16128 dot matrix LED, procedures and principles of map level, DDs1302 18 B20, can be used directly.
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[VHDL编程] chengxu

说明：设计制作一个可容纳4组参赛者的数字智力抢答器，每组设置一个抢答按键； 电路具有一第一抢答信号的鉴别和锁存的功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答键，则该组指示灯亮并用组别显示抢答者的组别。此时，电路具有自锁功能，使别组的抢答开关不起作用。 设置计分电路。每组在开始时预置成6分，抢答后主持人计分，答对一次加1分。-The design can accommodate a the Entrants digital
<何婕婕> 在 2025-04-24 上传 | 大小：5kb | 下载：0

[VHDL编程] 1dappinmu16XX6

说明：大屏幕16X64LED点阵滚动显示出来来 大屏幕16X64LED点阵滚动显示出来 -Large screen 16X64LED lattice scroll out to the big screen 16X64LED lattice scroll displayed
<口音> 在 2025-04-24 上传 | 大小：56kb | 下载：0

[VHDL编程] kMMyycousee

说明：keilc51写的，双色LLED点阵屏 可移动 速度可调 -keilc51 write, color LLED lattice screen removable adjustable speed
<口音> 在 2025-04-24 上传 | 大小：55kb | 下载：0

[VHDL编程] A158883834166b

说明：关于16行64列的LED点阵，能够左右移动，程序源码简简单易懂易懂，希望大家来下载 可直接使用。 已通过测试。 -About 16 rows of 64 LED dot matrix, be able to move around the program source code, the simple and easy to understand and easy to understand, want to download ca
<口音> 在 2025-04-24 上传 | 大小：74kb | 下载：0

[VHDL编程] MDB_Version_4-2

说明：mdb协议，包含各种终端，自动售货机协议-Version 4.1 of this specification is the fifth release of the international Multi-Drop Bus/ Internal Communication Protocol (MDB/ICP).
<YKL> 在 2025-04-24 上传 | 大小：107kb | 下载：0

[VHDL编程] pplllrarl

说明：用VHDL写的数字锁相环程序源码 pll.vhd为源文文件 pllTB.vhd为testbench 可直接使用。 -Written using VHDL digital PLL pll.vhd program source code for the source text file pllTB.vhd testbench can be used directly.
<陪同> 在 2025-04-24 上传 | 大小：109kb | 下载：0

[VHDL编程] ffirr_166i

说明：fir低通滤波器 用于dspbuilder pll：25nss data 400khz sin 10.8khz 已通过测试。 -fir low pass filter for dspbuilder pll: 25nss data 400khz sin 10.8khz has been tested.
<陪同> 在 2025-04-24 上传 | 大小：8kb | 下载：0

[VHDL编程] FdplllzipP

说明：ＦＰＧＡ实现全数字锁相环，运用硬件描述评议议verilog HDL，顶层文件ＤＰＬＬ．Ｖ -FPGA implementation of DPLL, the use of hardware descr iption council meeting Verilog HDL top-level file DPLL is. V
<陪同> 在 2025-04-24 上传 | 大小：5kb | 下载：0

[VHDL编程] VPD__using_FFe

说明：verilog开发一种种基于fpga的鉴相器模块 -the verilog development of all kinds based on fpga phase detector module
<房产> 在 2025-04-24 上传 | 大小：437kb | 下载：0

[VHDL编程] sfdppllli

说明：简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果， 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration
<房产> 在 2025-04-24 上传 | 大小：2kb | 下载：0

[VHDL编程] Ts3cc2410PPLLh

说明：这个是三星arm9芯片的PLLL源码，不可多的啊 -This is the Samsung arm9 chip the PLLL source can not be more
<房产> 在 2025-04-24 上传 | 大小：4kb | 下载：0