[VHDL编程] PLDszzds

说明： VHDL的试验教程，可以用来做试验。写的很不错，如果想写点东西，可以参考。-VHDL Test Guide can be used to make the pilot. Write very well, if you want to write something, you can reference.
<chengpan> 在 2025-02-13 上传 | 大小：467kb | 下载：0

[VHDL编程] Electronic_combination_lock

说明：实现电子密码锁的功能，有密码出错，修改密码等功能-Electronic combination lock
<> 在 2025-02-13 上传 | 大小：467kb | 下载：0

[VHDL编程] second

说明：基于FPGA的秒表设计 基于FPGA的秒表设计-FPGA-based FPGA design is based on the stopwatch stopwatch stopwatch design FPGA-based design
<shmyg> 在 2025-02-13 上传 | 大小：467kb | 下载：0

[VHDL编程] MP3_in_CycloneII

说明：在FPGA中实现MP3的解码，verilog的，带说明文档。-In the FPGA to implement MP3 decoding, verilog, and with documentation.
<Kele> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] Quartus_II_Project

说明：
<陶宇> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] ADC_VHDL2

说明：analog to digital converson programmed in VHDL
<JT_LADINO> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] ADS2807ctrl

说明：ADS2807控制 FPGA板上采用TI的ADS2807高速AD芯片实现模拟信号的采集，最高速度可达50MPS,必须用FPGA进行控制。其工作时序图如下： -ADS2807 control FPGA board using TI' s ADS2807 high-speed AD chip analog signal acquisition, the maximum speed of up to 50MPS, must be
<谢明> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] controler(v2.0)

说明：VHDL语言编的一个空调控制系统。cpld实验中的代码-VHDL language a series of air-conditioning control system. the cpld experiments code
<杨帆> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] I2C

说明：I2C总线源码，用于I2C总线编程设计-I2C bus source code for I2C bus programming design. . . .
<osilis> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] DDS_Core_Norml_ADDA_C5H

说明： 基于FPGA的DDS内核的信号采集和输出，是基于ALTERA公司的CycloneⅡ的EP2C5芯片，是一个很好的参考示例。-DDS core FPGA-based signal acquisition and output is based on the company s CycloneⅡ of EP2C5 ALTERA chip, is a good reference example.
<安庆隆> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] UART

说明：已经过调试成功的fpga串口模块，verilog编写-Has been successful commissioning of fpga serial module, verilog write
<flywei784> 在 2025-02-13 上传 | 大小：466kb | 下载：0

[VHDL编程] DES_verilog

说明：用verilog实现的DES(Data Encryption Standard数据加密标准)，把64位明文输入变为64位密文输出块。-Using DES (Data Encryption Standard Data Encryption Standard) verilog to achieve, the 64 plaintext input into 64 output ciphertext block.
<荣志强> 在 2025-02-13 上传 | 大小：466kb | 下载：0