[VHDL编程] VHDL_design

说明：以VHDL设计一有限状态机构成的序列检测器。序列检测器是用来检测一组或多组序列信号的电路，要求当检测器连续收到一组串行码（如1110010）后，输出为1，否则输出为0。-With VHDL Design into a finite state machine sequence detector. Sequence detector is used to detect the signal sequence of one or more
<陈倩> 在 2025-03-06 上传 | 大小：46kb | 下载：0

[VHDL编程] vga_test

说明：基于FPGA的vga测试程序，用vhdl编写，经过测试可以使用-FPGA-based vga test program, written using vhdl, tested using
<郎平> 在 2025-03-06 上传 | 大小：352kb | 下载：0

[VHDL编程] huawei-verilog

说明：华为 verilog教程，为FPGA学习者想进入华为的人们提供帮助-huawei verilog teaching class
<李小杰> 在 2025-03-06 上传 | 大小：257kb | 下载：0

[VHDL编程] bcd-7seg

说明：Create a VHDL code representation of a BCD-to-Seven segment decoder. bcd 7 segment
<zra syaf> 在 2025-03-06 上传 | 大小：8kb | 下载：0

[VHDL编程] FPGA

说明：书籍：玩转FPGA FPGA学习者的入门基础书籍-book：play of FPGA
<李小杰> 在 2025-03-06 上传 | 大小：2.31mb | 下载：0

[VHDL编程] zhuangtaiji

说明：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。-With the sequence detector state machine design, and its simulation and hardware testing.
<shangyan> 在 2025-03-06 上传 | 大小：11kb | 下载：0

[VHDL编程] electronic-clock

说明：数字电子钟是数字电路中的一个经典学习内容。我们选用电子钟作为最后结课项目的目的，是为了学习verilog语言、FPGA的基本知识、由顶层至底层的设计思路。-VHDL source code for electronic clock design to share
<李熠> 在 2025-03-06 上传 | 大小：247kb | 下载：0

[VHDL编程] lab3no1

说明：Design the behavioral type of VHDL code for a 4-bit binary up counter. Include an overflow output signal with your code.
<zra syaf> 在 2025-03-06 上传 | 大小：8kb | 下载：0

[VHDL编程] sample-vhdl

说明：all in one. vhdl for basic gates such as and, or, nor, nand, nand and so on
<zra syaf> 在 2025-03-06 上传 | 大小：19kb | 下载：0

[VHDL编程] 4-bit-comparator-with-testbench

说明：Create a VHDL representation for a logical circuit of a 4-bit comparator. This comparator will have equal (=), smaller than (<) and larger than (>) output signals.
<zra syaf> 在 2025-03-06 上传 | 大小：10kb | 下载：0

[VHDL编程] verilog_example

说明：集成了多个集成电路设计源代码，保证测试正确完整-verilog
<张虎> 在 2025-03-06 上传 | 大小：132kb | 下载：0

[VHDL编程] shiyanyi

说明：加上外围的电路连接可以实现数字频率计的功能，其中为4位显示的功能- digital frequency meter function
<amy> 在 2025-03-06 上传 | 大小：2.19mb | 下载：0