[VHDL编程] Ipcoredesign

说明：微电子/软硬IP核设计：IP核脚本指南，模型开发指南-Microelectronics/soft and hard IP core design: IP core scr ipting Guide, Model Development Guide
<qq> 在 2025-02-07 上传 | 大小：568kb | 下载：0

[VHDL编程] counter

说明：从0到14的计数，当然你改动下源程序，计数范围可以扩大。还带有清零的功能！-From 0 to 14 counts, of course, you change the next source, counts could be expanded. Also with the Clear function!
<李海> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] vhd

说明：vhdl课件，基础教程，简单入门，适合初学者学习- useful
<泛泛> 在 2025-02-07 上传 | 大小：7.78mb | 下载：0

[VHDL编程] PPT-VHDL

说明：VHDL语言与系统实践，PPT教程共6章-VHDL language and system of practice, PPT tutorial a total of six chapters
<陈少华> 在 2025-02-07 上传 | 大小：20.67mb | 下载：0

[VHDL编程] ddrsdram_verilog

说明：内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Veril
<陈少华> 在 2025-02-07 上传 | 大小：734kb | 下载：0

[VHDL编程] DDRSDRAM_VHDL

说明：内附doc是DDR SDRAM 参考设计文档；model包含SDRAM VHDL的模型；simulation包含VHDL测试平台、modelsim工程文、设计 库函数；source包含vhdl源文件；synthesis包含工程的综合文件。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM VHDL model
<陈少华> 在 2025-02-07 上传 | 大小：866kb | 下载：0

[VHDL编程] horse_light4

说明：六种花样的流水灯，从左至右，从右至左，中间向两边，两边向中间，跳格闪烁等。verilog语言编写； 并且扩展容易； 有两个状态机构成实现。quartus 9.0和7.1仿真通过。无错误，无警告。-Six kinds of patterns of flowing water lights, from left to right, from right to left, in the middle to both sides, bo
<tangjieling> 在 2025-02-07 上传 | 大小：68kb | 下载：0

[VHDL编程] tips_vhdl

说明：包含图像采集、i2c设计及混合语言仿真、DDR控制器以及一些小程序，供学习使用-Includes image acquisition, i2c design and mixed-language simulation, DDR controller, and a number of small programs for learning to use
<陈少华> 在 2025-02-07 上传 | 大小：6.84mb | 下载：0

[VHDL编程] serial

说明：串行转并行的VHDL源代码，结构化编程，学习模块化编程和实用性都很大。-Serial transfer parallel VHDL source code, structured programming, modular programming and practical learning are great.
<tangjieling> 在 2025-02-07 上传 | 大小：13kb | 下载：0

[VHDL编程] state_mm

说明：有限状态机源码，verilog语言编写。非常详细的示范了FSM状态机的编写。-Finite state machine source code, verilog language. A very detailed model of the FSM state machine preparation.
<王先生> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] cpu_4

说明：用verlog语言写的4指令CPU的实现，运行于MAX+plusII10.2环境下-Written in four languages with verlog instruction CPU implementation, running on the MAX+ plusII10.2 environment
<gh> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] Signal2

说明：VHDL语言写的序列信号发生器，放心使用，没问题-VHDL code
<mk> 在 2025-02-07 上传 | 大小：116kb | 下载：0