[VHDL编程] Verilog

说明：verilog快速入门，资料详细，其由红色飓风工作室提供，传在这儿供大家共享-Verilog Quick Start, the data in detail, the studio provided by the Red Hurricane, Chuan here for everyone to share
<caijl88> 在 2025-02-07 上传 | 大小：1004kb | 下载：1

[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] pipeline

说明：关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧-About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
<JET> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] clock

说明：一个简单那的数字电子钟 VHDL的，很简单，适合刚入门的新手练习-It' s a simple VHDL digital electronic clock, simply put, the new entry just for practice
<假老练> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] 51SCMTutorial

说明：《精彩51单片机教程》适合初学者，很难得-" Discover the 51 SCM Guide" for beginners, very rare
<张一一> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] lcd_at_nios_qii_part

说明：nios 系统 触摸板上面显示sd卡图片-nios system touchpad sd card picture shown above
<ll> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] Verilog

说明：这是个关于verilog入门的文档，有同志对verilog感兴趣，可以下载此文档，以供参考。-This is a verilog entry on the document, there are comrades of the verilog interested, you can download this document for reference.
<杜维轩> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] yh2

说明：基于VHDL语言，应用于偶数或者奇数的小数分频-failed to translate
<yanghang> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] firOK

说明：一个已经经过验证正确的数字滤波器源码，希望大家喜欢-One has been proven correct digital filter source code, hope you like! !
<zhang> 在 2025-02-07 上传 | 大小：1005kb | 下载：0

[VHDL编程] siluqiangdaqi_FPGA_Quartus-II

说明：实现四路抢答，电路具有第一抢答信号的鉴别和锁存功能,在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。-Achieve four answ
<俞少迪> 在 2025-02-07 上传 | 大小：1004kb | 下载：0

[VHDL编程] vga_test

说明：分辨率可调的vga源码，用vivado的平台，完整的工程-Adjustable VGA resolution source code, using vivado platform, a complete project
<wangjie> 在 2025-02-07 上传 | 大小：1005kb | 下载：0

[VHDL编程] sp6ex1

说明：时钟二分频实例，详细介绍ISE中如何新建工程、创建并编辑源代码文件、进行语法检查、调用ModelSim进行功能仿真。-Clock two examples, detailed introduction of how to create a new project in ISE, create and edit the source code files, syntax checking, call ModelSim function s
<chi> 在 2025-02-07 上传 | 大小：1004kb | 下载：0