[VHDL编程] weixingjisuanjijishu

说明：微型计算机技术及描述里面介绍了D/A,A/D转换和有关计算机控制方法-computer
<zhou> 在 2025-02-07 上传 | 大小：517kb | 下载：0

[VHDL编程] clock

说明：用VHDL写的带有小时，分钟，秒的电子钟，已在FPGA开发板上调试运行过，显示very well!-Written in VHDL, with the hours, minutes, seconds, the electronic clock has been running in the FPGA development board debugger before, show very well!
<赵静> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] MUSIC

说明：16*16点阵循环显示8个汉字，有背景MIDI音乐输出，有一个键盘控制音乐的选择，还附带乐曲弹奏功能。有比较详细的注解。-16* 16 dot matrix display cycle of 8 Chinese characters, with background MIDI music output, there is a keyboard to control the choice of music, but also with m
<叶华> 在 2025-02-07 上传 | 大小：1.43mb | 下载：0

[VHDL编程] counter10

说明：这是一个十进制的计数器哦，是用vhdl语言开发出来的 是一个不错的十进制计数器-This is a decimal counter Oh, is vhdl language developed is a good decimal counter
<朱迁虎> 在 2025-02-07 上传 | 大小：28kb | 下载：0

[VHDL编程] reg4b

说明：这是一个4位的锁存器 一般适用于4位十进制计数器上-This is a 4-bit latch generally apply to 4-bit decimal counter
<朱迁虎> 在 2025-02-07 上传 | 大小：18kb | 下载：0

[VHDL编程] vhd2vl2

说明：transrator verilog to vhdl
<minjae> 在 2025-02-07 上传 | 大小：30kb | 下载：0

[VHDL编程] diglab3

说明：lcd test on the altera de2 board with switches and leds
<saiprasanth> 在 2025-02-07 上传 | 大小：5kb | 下载：0

[VHDL编程] xq_Test7

说明：VHDL语言编写一个BCD计数器并在七段显示数码管上显示的程序,实现了动态扫描，而且很好用-VHDL language a BCD counter and in the seven-segment display digital tube display process to achieve a dynamic scanning, and it just works
<夏强> 在 2025-02-07 上传 | 大小：141kb | 下载：0

[VHDL编程] COUNT60M

说明：六十进制计数器，带进位输出，很简单，基本实现啦所要求的功能-6 decimal counter, into the digital output, is very simple, basic functionality required to achieve啦
<夏强> 在 2025-02-07 上传 | 大小：38kb | 下载：0

[VHDL编程] choic6-1

说明：实现六选一的功能，六位四进制输入，实现同步位选，再加一个译码器就可以实现动态扫描和译码了-Achieve the six elected a function of 6 4 binary inputs, synchronization Choice, coupled with a decoder can be dynamically scan and decode the
<夏强> 在 2025-02-07 上传 | 大小：44kb | 下载：0

[VHDL编程] yima

说明：很简单的译码器，实现四位输入，完成0-9数码管显示，简单好用-A very simple decoder to achieve four inputs, 0-9 to complete the digital tube display, simple and easy to use
<夏强> 在 2025-02-07 上传 | 大小：26kb | 下载：0

[VHDL编程] bram_delay

说明：Verilog编写的代码，单口RAM用程序控制地址，而不是在仿真文件里面控制地址-Verilog code is written, single-port RAM with the process control address, rather than inside the control address of the simulation file
<niuniu> 在 2025-02-07 上传 | 大小：1.37mb | 下载：0