[VHDL编程] serial_VHDL

说明：FPGA进行串口通信的程序 VHDL编写的 -FPGA for serial communication procedure prepared by the VHDL
<饮血病> 在 2024-12-28 上传 | 大小：2kb | 下载：0

[VHDL编程] vhdldesign

说明：浮点加法器的VHDL算法设计 浮点加法器的VHDL算法设计-floating point adder VHDL algorithm design of the floating point adder VHDL Design Algorithm
<yan > 在 2024-12-28 上传 | 大小：198kb | 下载：0

[VHDL编程] counter&adder

说明：counter and adder program by vhdl. Just enjoy it!-counter and adder program by VHDL. Just enj oy it!
<simon> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl_fifo

说明：用vhdl编写的fifo队列.可以在maxplus2平台上使用.-using VHDL fifo prepared by the cohort. Maxplus2 platform can be used.
<蔡庆重> 在 2024-12-28 上传 | 大小：302kb | 下载：0

[VHDL编程] UP3_CLOCK

说明：一个很小的时钟代码 一个很小的时钟代码-a small clock code, a small clock code, a small clock code a small clock code
<的可了> 在 2024-12-28 上传 | 大小：14kb | 下载：0

[VHDL编程] EDA_clock1

说明：电子秒表电路，可在开发版上下载运行，verlog开发-electronic stopwatch circuit may download the development version running verlog Development
<李佳丽> 在 2024-12-28 上传 | 大小：3.24mb | 下载：0

[VHDL编程] vhdl-2

说明：
<lileiming> 在 2024-12-28 上传 | 大小：58kb | 下载：0

[VHDL编程] gold

说明：SRL16是Virtex器件中的一个移位寄存器查找表。它有4个输入用来选择输出序列的长度。使用XCV50-6器件实现，共占用5个Slice。用来生成gold码。-SRL16 Virtex devices is a shift register lookup table. It has four input used to select the output sequence length. Use XCV50-6 device, occ
<zy> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-Clock

说明：用VHDL语言写的时钟程序。采用模块化编程。可在EPM7128芯片上下载。编译环境可用Maxplus或Quartus。-write VHDL clock procedures. Modular programming. The EPM7128 chips download. Build environment or Quartus Maxplus available.
<单单> 在 2024-12-28 上传 | 大小：4kb | 下载：0

[VHDL编程] clock_CPLD

说明：采用MaxPlusII写的一个小时钟程序，也是供初学参考。呵呵。注///版主，开发环境里面没有MaxPlusII.-MaxPlusII used to write a small clock procedures, as well as reference for beginners. Ha ha. Note///moderator, development environment there's no MaxPlusII.
<Backy> 在 2024-12-28 上传 | 大小：793kb | 下载：0

[VHDL编程] dfgg

说明：请先删除编译后的debug/release目录以减少压缩包大小-compiled the debug/release directory to reduce the size of compressed
<lsm> 在 2024-12-28 上传 | 大小：492kb | 下载：0

[VHDL编程] RS232-for-vdhl

说明：RS232通讯VHDL源代码,MAXPLUS 2环境执行通过-RS232 communications VHDL source code, Segments 2 environment through implementation
<lq> 在 2024-12-28 上传 | 大小：158kb | 下载：0