[VHDL编程] u-uart

说明：一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
<李文文> 在 2024-12-28 上传 | 大小：5kb | 下载：0

[VHDL编程] CORDIC01

说明：CORDIC算法的硬件实现 用的verilog语言-CORDIC algorithm Hardware Implementation of the Verilog language
<李文文> 在 2024-12-28 上传 | 大小：216kb | 下载：0

[VHDL编程] ethernet[1].tar

说明：一个以太网卡的硬件描述，可以参考进行设计网卡芯片。-an Ethernet card hardware descr iption, reference card chip design.
<李文文> 在 2024-12-28 上传 | 大小：141kb | 下载：0

[VHDL编程] Cpu_model

说明：Verilog HDL编写的CPU模型，很经典，比较通用-Verilog HDL prepared by the CPU model, classic, more generic
<wyl> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] bfm

说明：Verilog HDL编写的总线功能模型，十分有用，需要的下载-Verilog HDL prepared by the bus functional model is useful, it needs to download
<wyl> 在 2024-12-28 上传 | 大小：2kb | 下载：0

[VHDL编程] whole_clock_code

说明：一个电子中的verilog实验源代码。适合verilog初学者学习参考-an electronic experiments of Verilog source code. Suitable for beginners learning Verilog reference
<dandan> 在 2024-12-28 上传 | 大小：165kb | 下载：0

[VHDL编程] de2_clock

说明：适合DE2板，能够在板子上的液晶显示器上实现时钟功能。-for Dictyophora board, in the way of achieving LCD clock function.
<曾> 在 2024-12-28 上传 | 大小：79kb | 下载：0

[VHDL编程] user_logic_VGA_Controller

说明：user_logic_VGA_Controller，适合于DE2开发板，把这个文件夹放在工程目录之中，就可以在SOPC里直接添加VGA_Controller IP核了，很方便使用。-user_logic_VGA_Controller. suitable for Dictyophora development board, this folder on the project directory, it can be added dire
<曾> 在 2024-12-28 上传 | 大小：69kb | 下载：0

[VHDL编程] Ivga

说明：用VHDL写的计算器，实现加减功能以及ＶＧＡ显示功能，适合VHDL初学者使用。-VHDL write calculators, Modified functions and achieve VGA display, VHDL for beginners.
<yumen> 在 2024-12-28 上传 | 大小：480kb | 下载：0

[VHDL编程] 8LEDverilog

说明：//led.v /*------------------------------------- LED显示模块：led(CLK,AF,ADDR,DATA) 功能： 显示 注意事项： 8位LED 参数： CLK:扫妙时钟输入，推荐1kHz AF:数码管输出，a～h ADDR:数码管选择位数出，0~2 DATA:显示数据输入0~9999 9999 编写人： 黄道斌 编写日期：
<黄道斌> 在 2024-12-28 上传 | 大小：1kb | 下载：0

[VHDL编程] 24miao

说明：24秒倒计时系统（有跑马灯） 利用CPLD-24 seconds remaining systems (5,250) using CPLD
<moding> 在 2024-12-28 上传 | 大小：284kb | 下载：0

[VHDL编程] frequency_meter_VHDL

说明：一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter
<袁卫> 在 2024-12-28 上传 | 大小：5kb | 下载：0