[VHDL编程] wrpc-v2.0_src.tar

说明：About 1588 PTP protocol xillinx FPGA running code and Software application, and to introduce documents, want to help everyone
<JinRuJu> 在 2025-04-19 上传 | 大小：6.4mb | 下载：1

[VHDL编程] CCSK-FPGA

说明：针对CCSK软扩频功能的实现，整理了很多资料，主要有CCSK软扩频原理以及FPGA实现，形成了一个完整的资料包，与大家分享-CCSK AND FPGA
<wanger> 在 2025-04-19 上传 | 大小：11.6mb | 下载：1

[VHDL编程] axi_jesd204b

说明：ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口-ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface
<Eddie> 在 2025-04-19 上传 | 大小：76kb | 下载：1

[VHDL编程] FPGA

说明：韩福柱老师FPGA实验源码，用vhdl语言在xilinx FPGA上实现，包括ad采集，温度传感器读取，秒表，跑马灯和按键次数统计4个实验-Han Fu teacher FPGA column experiment source code, vhdl languages on xilinx FPGA implementations, including ad acquisition, temperature sensor reading
<Jery> 在 2025-04-19 上传 | 大小：8kb | 下载：1

[VHDL编程] myAdc9248

说明：CycloneIV控制采样芯片AD9248-20MHz，VHDL语言-CycloneIV control sampling chip AD9248-20MHz, VHDL language
<wineworm> 在 2025-04-19 上传 | 大小：1kb | 下载：1

[VHDL编程] last

说明：verilog，FPGA的TDC电路设计-verilog ，TDC base on FPGA
<Shuyirong> 在 2025-04-19 上传 | 大小：56.51mb | 下载：1

[VHDL编程] fft_analyze

说明：利用Altera的IP核，实现FFT算法使用信息流模式读写，使用SignalTap II嵌入式逻辑分析仪观察信号，A/D只要是并行的8位芯片都可以。-Achiving FFT by using Altera IP Core,you can observe the signal by the embedded logic analyzer Signal Tap II,as for A/D device, it s suitable for
<常泽文> 在 2025-04-19 上传 | 大小：21.07mb | 下载：1

[VHDL编程] DSP-IN-FPGA

说明：何宾所著的关于FPGA用于实现DSP的设计方法与原理，非常详细，对初学者帮助很大 -He Bin on the FPGA used to achieve the DSP design methods and principles, very detailed, great help for beginners
<冰兵> 在 2025-04-19 上传 | 大小：38.97mb | 下载：1

[VHDL编程] aurora_IP

说明：Aurora协议是一款高带宽、低成本、可扩展、框架简洁、适合点对点串行数据传输的协议。-Aurora protocol is a high-bandwidth, low-cost, scalable, simple fr a mework for point to point serial data transfer protocol.
<Lay> 在 2025-04-19 上传 | 大小：92kb | 下载：1

[VHDL编程] endatreduced

说明：endat2.2协议对应的驱动模块代码，适用于开发面向海德汉编码器反馈环控制模块-endat2.2 driver module corresponding to the protocol codes, for developing suitable feedback loop Heidenhain encoder control module
<苟李> 在 2025-04-19 上传 | 大小：7kb | 下载：1

[VHDL编程] pdm

说明：适用于endat2.2协议的线缆延迟补偿模块，用于修正因线缆延迟导致的时序错位-Endat2.2 protocol suitable for the cable delay compensation means for correcting the timing misalignment due to a delay caused by cables
<苟李> 在 2025-04-19 上传 | 大小：2kb | 下载：1

[VHDL编程] lpc

说明：INTEL的LPC总线-INTEL s LPC bus............................................................................
<刘剑> 在 2025-04-19 上传 | 大小：6kb | 下载：1