[VHDL编程] AD9957_Signal_Generate

说明：AD9957芯片通过FPGA配置的verilog程序,要自建工程，代码测试完全可用-AD9957 chip FPGA configuration verilog program, to be self-built project, code test is completely available
<张赫轩> 在 2025-04-08 上传 | 大小：1kb | 下载：1

[VHDL编程] niosii-triple-speed-ethernet

说明：这是用sopc搭建的一个工程，实现三速以太网的传输。开发版是3c120-This is an engineering sopc structures, triple-speed Ethernet transmission. The Developer Edition is 3c120
<刘艳竹> 在 2025-04-08 上传 | 大小：5.09mb | 下载：1

[VHDL编程] ad7928

说明：ad7928的采集控制，用verilog HDL语言编写，已在测试板上测试程序。-Ad7928 collection control, use verilog HDL language, and has set up a file in the test board test procedure.
<金伟> 在 2025-04-08 上传 | 大小：1kb | 下载：1

[VHDL编程] AD7793

说明：运用VHDL语言，实现AD7793芯片的采样程序和SPI的通讯程序，可以将该子模块加载到主程序中。-VHDL language to achieve the AD7793 chip sampling procedures and SPI communication program, this sub-module is loaded into the main program.
<陈诚> 在 2025-04-08 上传 | 大小：2kb | 下载：1

[VHDL编程] SPI-LMX2531

说明：PLL SPI 控制字，实现LMX2531全掌握-LMX2531 PLL SPI
<hf> 在 2025-04-08 上传 | 大小：1.69mb | 下载：1

[VHDL编程] ads1282_code

说明：用VHDL写的控制TI公司32位高精度ADC的程序，可以可靠运行，已经应用于实际项目-Control TI' s 32-bit precision ADC program written using VHDL, reliable operation, has been applied to the actual project
<陈耀弘> 在 2025-04-08 上传 | 大小：468kb | 下载：1

[VHDL编程] ad9850

说明：介绍了用FPGA控制DDS产生任意频率范围之内的可调制正弦波，13位BPSK,ASK等。控制字由串口写入。-verilog control AD9850 to get psk ask
<chen> 在 2025-04-08 上传 | 大小：1.35mb | 下载：1

[VHDL编程] wireless

说明：基于FPGA DE0以及niosII的射频无线发送程序,采用spi接口操作无线模块nrf24l01-To spi interface operation wireless module nrf24l01 of FPGA DE0, as well niosII RF wireless transmitter program
<李晨> 在 2025-04-08 上传 | 大小：3.35mb | 下载：1

[VHDL编程] BCD-youxianbianma

说明：优先编码器，通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language
<victor> 在 2025-04-08 上传 | 大小：1kb | 下载：1

[VHDL编程] BCD-counter

说明：一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C
<victor> 在 2025-04-08 上传 | 大小：1kb | 下载：1

[VHDL编程] shift-register

说明：一个8位的左右移位寄存器电路，输入为时钟信号CLK，方向控制信号D， 输出信号为每个寄存器的状态。 -An 8-bit left and right shift register circuit, the input of the clock signal CLK, the direction control signal D, the output signal of the status of each register.
<victor> 在 2025-04-08 上传 | 大小：1kb | 下载：1

[VHDL编程] clock

说明：时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a hig
<victor> 在 2025-04-08 上传 | 大小：1kb | 下载：1